53-硬件设计-高云GW1N-LV4LQ144C6/I5-原理设计

水果里面有苹果

已于 2023-12-11 15:26:22 修改

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分类专栏：硬件设计文章标签： fpga开发

于 2023-12-11 15:21:43 首次发布

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硬件设计-高云GW1N-LV4LQ144C6/I5-原理设计

电源设计
GW1N/GW1NR 系列 FPGA 产品支持两个版本，即 LV 版本和 UV 版本。LV 版本支持 1.2V 核电压，UV 版本内置线性稳压单元，支持 1.8V，2.5V 和3.3V 核电压。LV 版本和 UV 版本功能相同并且管脚兼容。电压种类包括 VCC 核电压、VCCX 辅助电压和 VCCO Bank 电压。
VCCX 为辅助电源，用于给芯片内部部分电路供电，需要接 2.5V 或者3.3V 电压，如果 VCCX 电压不接，会影响 IO、OSC、BSRAM 等电路工作，造成芯片无法使用。
VCCX不能小于最大的VCCIO。
JTAG接口
JTAG 下载是将比特流数据下载到 FPGA 的 SRAM、片内 FLASH 或片外 FLASH 中。
MSPI接口。MSPI 配置模式，即 FPGA 作为主器件，通过 SPI 接口主动从外部 Flash读取配置数据到 FPGA 的 SRAM 中。
时钟接口。时钟管脚包括 GCLK 全局时钟管脚和 PLL 时钟管脚。GCLK 是全局时钟，直接连接到器件的所有资源，单端输入时建议从
GCLK_T 端输入。
辅助引脚READY、RECONFIG_N、DONE
RECONFIG_N，相当于 FPGA 编程配置的复位功能，RECONFIG_N拉低时 FPGA 无法进行任何方式的配置操作。
READY，只有 READY 拉高时 FPGA 才能进行配置操作，READY 信号拉低后需采用器件上电或触发 RECONFIG_N 的方式恢复状态。
DONE，FPGA 配置成功的标志信号，配置成功后 DONE 信号拉高。
MODE引脚。MODE 包括 MODE0、MODE1、MODE2，GowinCONFIG 配置模式选择信号。FPGA 上电或低电平脉冲触发RECONFIG_N 时，器件根据 MODE值进入相应的 GowinCONFIG 状态。由于每个封装类型的管脚数目不同，有些器件的 MODE 管脚未完全封装出来，未封装出来的 MODE 管脚在器件内部已接地或内接电源，具体请参考相应器件的 PINOUT 手册。

MDOE2管脚已经接地。
JTAG 模式选择信号。若在云源软件中设置 JTAG 管脚复用为 GPIO，则器件上电后进行一次成功的配置后 JTAG 管脚变为 GPIO，JTAG 配置功能失效，用户可通过拉低 JTAGSEL_N 进行恢复；如果用户未设置 JTAG 管脚复用，则 JTAG 配置功能一直可用。

8.晶振电路