华为2019数字芯片岗笔试解析二(单选第三部分)

本文介绍了数字电路设计中消除竞争冒险的三种方法,并解析了异步时钟数据采样的错误做法,包括单bit高频时钟脉冲展宽、握手信号、FIFO隔离等。同时,讨论了多bit数据总线的异步处理,如DMUX同步器和格雷码转换。此外,还涉及了二进制比较器、组合逻辑与时序逻辑电路的区别、覆盖率概念、Verilog函数特性以及SystemVerilog中函数调用任务的能力。
摘要由CSDN通过智能技术生成

首发来自公众号:数字芯片设计

21.数字电路设计中,下列哪种手段无法消除竞争冒险现象()
【A】加滤波电容,消除毛刺
【B】增加冗余项消除逻辑冒险
【C】增加选通信号,避开毛刺
【D】降低时钟频率

解析:数字电路中常见消除竞争与冒险的方法:1、接入滤波电容,因为尖峰脉冲一般都很窄(多在几十纳秒以内),所以只需要在输出端接一个很小的滤波电容,就可以将尖峰脉冲的宽度削弱至电路的阈值电压以下。但输出波形随电容变化,所以适用于对波形前、后沿无严格要求的场合,所以A选项正确;2、引入选通脉冲,选通脉冲在输出稳定之后才拉高,所以可以消除稳定之前的尖峰脉冲。但是,使用这种方法,必须得到一个与输入信号同步的选通脉冲,对它的宽度和作用时间有严格的要求,所以C选项正确;3、修改逻辑设计,增加冗余项。这种方法使用范围有限,考虑的情况比较多,在不同输入的时候,冗余项会不一样,所以如果考虑所有情况,会花费比较多的资源,如果设计的好,适用范围可以适当增加,所以B选项正确;由于在组合逻辑电路中,某个输入变量通过两条或两条以上的途径传到输出端,由于每条途径延迟时间不同,到达输出门的时间就有先有后,这种现象称为竞争,降低时钟频率并不能消除竞争冒险现象,

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