华为2019数字芯片岗笔试解析二(单选第四部分)

本文是华为2019数字芯片岗笔试的解析,涉及Verilog HDL的相关知识,包括综合可综合的语句、同步时序电路与异步时序电路的区别、端口悬空的处理、时序逻辑电路识别、Verilog语法注意事项等。通过解答这些题目,帮助读者了解数字芯片设计的基础概念和实战技巧。
摘要由CSDN通过智能技术生成

首发来自微信公众号:数字芯片设

31.下面的哪个语句是可以综合的()
【A】initial 过程块
【B】forever 循环语句
【C】for 循环语句
【D】fork join

解析:for语句是可以综合的,但一般会很少使用,主要原因是for循环会被综合器展开为所有变量情况的执行语句,每个变量独立占用寄存器资源,每条执行语句并不能有效地复用硬件逻辑资源,造成巨大的资源浪费。initial、forever、fork join语句均不能综合,一般用在Testbench中。

正确答案:C

32.同步时序电路与异步时序电路比较,其差异在于后者()
【A】没有触发器
【B】没有稳定状态
【C】没有统一的时钟脉冲控制
【D】输出只与内部状态有关

解析:时序逻辑电路有两种形式:一是同步时序电路,电路状态只在统一的时钟脉冲控制下才同时变化一次,如果时钟脉冲没有到来,即使输入信号发生变化,电路的状态仍不改变;二是异步时序电路,电路状态变化不是同时发生的,它没有统一的时钟脉冲,输入信号的变化就能引起状态的变化。

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