实现奇偶校验（verilog）

题目：奇偶验证
来源：奇偶校验_牛客题霸_牛客网

 

输入描述：

输入信号   bus sel
类型 wire

输出描述：

输出信号   check        
类型  wire

 

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原理介绍：

设 a = 3'b100;（单目运算符的使用）a[2] , a[1] , a[0] 对3个1bit 的数据进行操作。

x = &a;   检测是否全为1（是 e = 1'b1）
y = ^a;   奇偶验证（检测1的个数是奇数还是偶数）
z = |a;     检测是否全为0（是 z = 1'b1）

sel  ？A ： ~A；

Exp1 ? Exp2 : Exp3;

其中，Exp1、Exp2 和 Exp3 是表达式。请注意冒号的使用和位置。? : 表达式的值取决于 Exp1 的计算结果。如果 Exp1 为真，则计算 Exp2 的值，且 Exp2 的计算结果则为整个 ? : 表达式的值。如果 Exp1 为假，则计算 Exp3 的值，且 Exp3 的计算结果则为整个 ? : 表达式的值。被称为三目运算符，因为它需要三个操作数