FPGA vcs仿真mig+仿真xilinx ip的方法

FPGA vcs仿真mig+仿真xilinx ip的方法
1.用vivado编译出预编译库，编译库中包含了类似LUT，MUX，SRL16，RAMB36等这样的底层cell，然后在vcs配置文件synopsys_sim.setup中指定好仿真库路径，这样每次在仿真中都可以避免添加xilinx的库文件源码。在仿真工程中除了设计顶层外，还必须加glbl.v文件并指定为顶层。
2.在仿真IP时不能认为用IP产生的_sim_netlist.v/_sim_netlist.vhdl就可以完成，要知道有的ip中是包含vhdl和verilog两种文件，必须要使用vcs的三步仿真流程，编译ip涉及的源文件。源代码可以参考vivado中IP sources的synthesis下的文件。
3.ddr4控制器仿真中，属于步骤2的情况，含有vhdl和verilog两种文件，仅用网表不能仿真（mig无法完成初始化）。
4.如果要仿真控制器（mig）参数配置错误的情况，就必须让仿真环境中的ddr4模型的实际参数与控制器感知的参数不一致。控制器的参数在vivado实例化ip时指定，然后在初始化阶段通过写模式寄存器将所有时序参数写入ddr4模型中，这样的仿真会使控制器参数始终与ddr模型一致。所以，在仿真环境中需要在ddr控制器初始化完成后直接操作ddr4模型（类似UVM寄存器模型的后门操作），将其配置在不同的参数下。镁光ddr模型中，使用dpi函数SetDutModeConfig进行配置，该函数只有一个输入参数，类型是UTYPE_DutModeConfig，定义在arch_package.sv文件。
5.4中的这种场景可能会出现在控制器只改了ddr时钟频率，但是时序参数没有改的情况。当改频率后应该参照ddr手册中的speed bin表，找到对应器件等级下的实际运行频率对应的参数（CL，CWL），按照该参数配置控制器（mig）