DFT领域常用缩写及术语解释

由于IC行业的日常交流以及文档中经常会用到一些缩写，因此整理了一些DFT领域常见的缩写或者英文单词的解释。

首先放在第一位的毫无疑问肯定要是它啦 👇

DFT：Design for Test 可测性设计，为了方便流片后的测试，在芯片内部专门设计一部分电路结构来提高芯片整体的可控制性和可观测性。

接下来就根据首字母排序按部就班进行介绍了。

AC测试：测试所用的时钟频率与芯片的真实工作频率一致，即at-speed测试，用来测试transition缺陷。

ATE：automatic test equipment，自动测试机台，根据pattern提供激励对芯片进行测试。

ATPG：automatic test pattern generation，自动测试向量生成，EDA工具根据特定算法自动产生用于ATE机台测试的向量。

Codec：compactor+decompressor，通过压缩解压缩电路，使得有限的管脚数目可以实现更多的扫描链。

CP测试：CP是ChipProbe的缩写，是芯片在wafer阶段对每个die通过探针扎到其管脚上进行的功能及性能测试。

CTL：core test language，用于描述core的scan结构。

DC测试：使用ATE的时钟在较低的频率下（20M-100M）进行的测试，用来测试stuck-at缺陷。

DEF：Design Exchange Format，用于描述电路物理设计信息的一种文件格式，包含了电路的连接关系以及具体的物理位置。

DFTC：DFT Compiler synopsys公司的DFT工具，和DC命令兼容。

DPPM：Defect part per million，每百万产品中的不良品数目，消费芯片一般小于500，车规芯片为个位数甚至是0。

DRC：design rule check，在DFT这一环节主要是检查电路是否满足做scan的要求，比如扫描测试时时钟是否可控。

EDT：mentor公司的codec电路结构。

Fault mode：故障模型，将芯片制造的物理缺陷进行抽象，常见的有stuck-at fault和transition fault。

FT测试：FT是Final Test的缩写，是芯片在封装完成后进行的测试，只有通过测试的芯片才会被出货。

ICG：integrated clock gating，集成门控时钟单元，当部分电路不工作时将其时钟关闭，以降低功耗。

IDDQ：表示CMOS电路静态时从电源获取的电流。

iJTAG：是JTAG的发展，一般也叫IEEE 1687标准。

JTAG：joint test action group，联合测试工作组，是一种标准，也称IEEE 1149.1标准。

LBIST：Logic build in self test，是针对逻辑电路的自测试，多应用于对可靠性要求较高的芯片如汽车电子。

MBIST：Memory build in self test，指在电路中加入针对memory的自测试电路，依据特定算法对memory进行读写测试操作，判断memory是否有制造缺陷。

OCC：on-chip clock controller，片上时钟控制器，用于在进行transition fault测试时切换ATE机台的慢时钟和芯片内部function的快时钟。

PRPG：Pseudo random pattern genetation，用于产生伪随机测试激励的电路结构。

SDF：Standard delay file，此文件中包含了布局布线过程中器件延迟和线延迟等timing信息。

Serializer：synopsys公司的codec电路结构。

SSN：Streaming scan network，一种通过总线来下发扫描数据的结构，能加快测试速度。

STIL：standard test interface language，标准测试接口语言，用来描述测试pattern。

Stuck-at fault：单一固定故障，指电路的节点由于制造缺陷与电源或地短路，使得该节点的值一直为“1”或“0”。

Tessent：mentor公司的DFT工具，市场占有率很高。

Transition fault：指由于制造缺陷导致电路的时序不满足，“0”和“1”的数据翻转不能在设计的时间内到达。

Wrapper：用于将core核心与其外围电路隔离开，方便单独进行测试。

Yield：良率，芯片测试时最关注的重点，指芯片能够通过测试的比例。

目前能想到的大概就这么多，如果还有什么没提及的或者对上面出现的术语想更加详细地了解的，欢迎大家留言一起讨论~

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