[FPGA]Xilinx fifo IP核输入和输出位宽不同时的问题

fifo 输入位宽8位，输出位宽16

fifo是先入先出，若依次输入两个8位数据0，1，2，3，4，5。那么fifo输出16位时哪个在前面，哪个在后呢？仿真如下：

 看出0先进入，出时先出，但是还要等1出来后，凑成16位再输出，此时先进入的为高位。