MODELSIM激励文件VHDL编写时钟信号步骤

最新推荐文章于 2024-09-27 22:19:50 发布

WRTA-TONY

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本文档介绍了在MODELSIM中使用VHDL编写时钟信号时遇到的问题及解决方法。在遇到联合仿真链接不上问题时，通过定义常量CLK_period为20ns来设置时钟周期，并在进程中使用'0'和'1'切换CLKin信号，配合WAIT语句实现时钟翻转。确保在WAIT语句后指定适当的延时，以避免时钟无跳变导致的错误。

摘要由CSDN通过智能技术生成

1.遇到的问题，MODELSIM联合仿真链接不上，

用quartusII 生成激励文件，
LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY PA_CPLDcoder_vhd_tst IS
END PA_CPLDcoder_vhd_tst;
ARCHITECTURE PA_CPLDcoder_arch OF PA_CPLDcoder_vhd_tst IS
– constants

constant CLK_period : time := 20 ns; --setup clk time

– signals
SIGNAL ADC_CLK : STD_LOGIC;

SIGNAL OK_AD : STD_LOGIC;
SIGNAL RESET : STD_LOGIC;
SIGNAL START_AD : STD_LOGIC;
COMPONENT PA_CPLDcoder
PORT (
ADC_CLK : BUFFER STD_LOGIC;
ADC_CONV : BUFFER STD_LOGIC;