weixin_45223454的博客

这个规则中是把每个字节中的WCK to RDQS 以及DM / DQ to WCK等长规则都加到了DM / DQ这个等长规则中去了，因为芯片手册上的设计要求中的DM / DQ这个group的等长误差是+-50MIL， WCK to RDQS的等长group的规则是62.5MIL，DM / DQ to WCK等长group的规则是相对松一些是150MIL。其实上面的等长规则还是建少了一些的，例如手册上要求的每个channel的WCK0:1，WCK2:3等长误差在+-488MIL，这个规则建议还是补上去吧。

第一组的BUS--DDR0-DATA0中共有9个信号线，包含了DATA0-7,加上一个DATA_DM信号，大的DDRC0-channel其实是包含了四组数据线的，其中A-channel的Data0-Data15,B-channel的Data15-Data31,加上每个小的八位数据线组中还有一个DQM信号也就是大的DDRC0-channel中也包含了DDR0_DM0----DDR0_DM3这四位信号。下面就是大的DDRC0-channel中差分线的BUS组的建立了，应该是有10组DIFF--bus的。

以上就是本期所有内容了，有些是通用的LPDDR5的设计准则，有的是针对单板的设计规则，严格意义说是没有哪一种规则是完全适用的LPDDR5的 通用规则的，不同的单板可能板厚，板材，层数，SOC以及DDR的型号都是不同的，一般的做法就是严格按照SOC手册上的LPDDR5的要求加上仿真同事给的建议修改优化就好了，我们下期文章不见不散。我们知道想要做好一个LPDDR颗粒，需要考虑的是因素有很多例如，电源完整性，信号完整性，层叠的设计，布局的摆放，布线的合理规划，去耦电容的摆放等等。