新型功率多晶硅/碳化硅异质结隧道晶体管结构的理论与设计

来源：Theory and Design of Novel Power Poly-Si/SiC Heterojunction Tunneling Transistor Structure（TED 23年）

摘要

提出了一种新型的4H-碳化硅功率异质结隧道晶体管（4H-SiC power HETT）结构，并通过校准工艺和特性仿真进行了演示。该结构具有低特异导通电阻（RON,sp）1.56 mΩ·cm²、1460 V击穿电压（BV）以及低正向压降（V_F）1.4 V，达到了结势垒肖特基二极管（JBS二极管）的水平。N+型多晶硅（Poly-Si）被用来与4H-SiC外延层形成异质结。由于4H-SiC功率HETT的独特单元结构，单元间距减小到3微米，显著提高了隧道电流密度。此外，0.3微米的浅栅沟槽和Al2O3高k电介质进一步增强了栅控异质结隧道特性。具有0.7 eV异质结势垒的寄生异质结体二极管提供了1.4 V的V_F，并且具有单极续流电流，无需双极降解问题。P区承受高的雪崩击穿，并有效地屏蔽了浅栅沟槽下的电场（E）和异质结界面，导致良好的栅可靠性和低反向漏电流。仿真结果表明，4H-SiC功率HETT有潜力接近SiC材料的理想性能，并取代传统的SiC功率MOSFETs。
关键词 — 异质结隧道，多晶硅（Poly-Si），功率器件，碳化硅（SiC）

文章的研究内容

文章介绍了一种新型的4H-硅碳化物（4H-SiC）功率异质结隧道晶体管（HETT）结构，该结构通过校准过程和特性仿真得到证明，展示了优异的电气特性，包括低特定导通电阻（RON,sp）1.56毫欧·厘米²、高击穿电压（BV）1460伏以及低正向压降（VF）1.4伏，达到结势垒肖特基势垒二极管（JBS）的水平。该晶体管采用N+型多晶硅（Poly-Si）与4H-SiC外延层形成异质结，通过独特的单元结构设计，将单元间距减小至3微米，显著提高了隧穿电流密度。此外，0.3微米浅槽门极和氧化铝（Al2O3）高介电常数材料进一步增强了门控异质结隧穿特性。

该晶体管还具有寄生异质结体二极管，其异质结势垒为0.7电子伏，导致正向压降VF为1.4伏，并且在没有双极退化问题的情况下提供单极续流通路。P型区域能承受高雪崩击穿电压，有效屏蔽浅槽门极及异质结界面下的电场，确保良好的门极可靠性及低反向漏电流。仿真结果显示，4H-SiC功率HETT有望接近SiC材料的理想性能，有可能替代传统的SiC功率MOSFET。

研究还包括对异质结隧穿特性的仿真方法，通过Silvaco仿真TCAD软件实现，特别关注了如何通过调整模拟中的有效质量参数（m∗n）来精确预测隧穿电流和反向漏电流。文中提到，通过校准实验得到的p型Poly-Si/n型4H-SiC异质结二极管（HJD）的反向漏电流密度，确定了在Poly-Si/4H-SiC异质结界面上的有效质量m∗n为0.212 m0，从而使得仿真模型更准确。最后，文章讨论了器件结构设计、操作原理以及在先进制造工艺下达到的性能极限，指出所提出的器件在保持高击穿电压的同时，降低了导通电阻，展现出比现有SiC功率MOSFET更为优越的性能。

文章的研究方法

文章采用了一系列理论分析、仿真验证和实验校准的方法来研究和设计新型4H-硅碳化物（SiC）功率异质结隧道晶体管（HETT）结构。研究方法的关键步骤包括：

1. 理论建模与仿真：首先，通过理论分析建立了异质结隧穿机制的物理模型，采用如(1)和(2)式的表达式描述电子隧穿概率(τ(y))和隧穿电流密度(JTunnel)。仿真工具Silvaco TCAD被用来模拟器件的电气特性，包括将隧穿电流密度(JTunnel)转化为局部电子生成率(GT)，并考虑了有效质量(m∗n)、费米能级(EF_Si和EF_SiC)、电场(E(y))等因素的影响。

2. 实验校准：为了提高模型的准确性，研究团队利用已有的实验数据进行校准，特别是针对多晶硅(Poly-Si)/4H-SiC异质结二极管(HJD)的反向漏电流密度(JDSS)。通过这些数据，获得了异质结界面上的有效质量(m∗n)值，比如校准结果为0.212 m0，这有助于更准确地预测隧穿特性。

3. 结构优化与创新：研究中提出了具有3微米单元间距的4H-SiC功率HETT结构，通过缩小单元间距以提升隧穿电流密度。设计中采用0.3微米浅槽门极和Al2O3高介电常数材料，以增强栅控隧穿效果。此外，P型区域的设计有助于维持高雪崩击穿电压，保护门极并减少反向漏电流。

4. 仿真验证与性能评估：通过仿真，验证了所提结构的性能优势，包括低特定导通电阻(RON,sp)、高击穿电压(BV)以及低正向压降(VF)。仿真还显示，与传统SiC功率MOSFET相比，新结构在相同芯片面积下能同时降低VF和RON,sp，达到或优于JBS二极管的水平。

5. 工艺流程与兼容性：文章讨论了如何通过调整工艺流程，如多晶硅沉积、图案化、刻蚀以及栅介质沉积等步骤，来实现这种新型器件结构，并确保其与现有的半导体制造工艺兼容。

该研究综合运用了理论分析、仿真模拟、实验校验和工艺优化等多种方法，以设计和验证一种高性能的新型功率器件结构。

文章的创新点

文章提出了一种创新的4H-硅碳化物（SiC）功率异质结隧道晶体管（HETT）结构，其创新点主要包括以下几个方面：

1. 新型异质结设计：利用N+型多晶硅（Poly-Si）与4H-SiC外延层形成异质结，这种设计能够显著提升隧穿电流密度，进而降低器件的特定导通电阻（RON,sp）至1.56毫欧·厘米²，同时保持1460伏的高击穿电压（BV）和低至1.4伏的正向压降（VF），与结势垒肖特基势垒二极管（JBS）相当。

2. 紧凑的单元结构：通过独特的单元结构设计，将单元间距减小到仅3微米，这是提高器件性能的一个关键因素。

3. 浅槽栅和高介电材料应用：采用0.3微米的浅槽门极和Al2O3高介电常数绝缘层，进一步增强了栅控制下的异质结隧穿特性，这对于提升器件性能和控制能力至关重要。

4. 无双极退化问题的寄生体二极管：异质结寄生体二极管具有0.7电子伏的低势垒，实现了1.4伏的VF，且在正向导通时没有双极退化问题，提供了单极续流电流。

5. 优化的电场管理：P区能够承受高雪崩击穿电压，有效屏蔽浅槽门极下方和异质结界面处的电场，提高了栅极的可靠性并降低了反向漏电流。

6. 突破传统性能限制：该结构打破了传统上VF与RON,sp之间的折衷关系，通过高单元密度和低势垒的寄生二极管特性，显示出超越现有SiC功率MOSFET性能的潜力。

7. 理论与实践结合：通过精确的工艺校准和特性仿真，不仅展示了理论上的优势，而且验证了该结构在实际制造过程中的可行性，表明了其在功率应用中替代传统SiC功率MOSFET的潜力。

该文章的创新点在于设计了一种新型的异质结结构，通过材料选择、结构优化、工艺改进等手段，在不牺牲击穿电压的前提下显著降低了导通电阻和正向压降，同时解决了双极退化问题，展现出优异的电气性能和潜在的应用价值。

文章的结论

文章总结提出了一种新型的4H-硅碳化物（4H-SiC）功率异质结隧道晶体管（HETT）结构，通过精确的工艺校准和特性仿真，成功展示了该结构的多个优点，包括低至1.56毫欧·厘米²的特定导通电阻（RON,sp）、高达1460伏的击穿电压（BV）以及低至1.4伏的正向压降（VF），这一压降水平与结势垒肖特基二极管（JBS）相近。该结构利用N+型多晶硅（Poly-Si）与4H-SiC外延层形成异质结，通过3微米的单元间距大幅提升了隧穿电流密度，同时，0.3微米的浅槽栅和Al2O3高介电常数材料进一步增强了栅控隧穿特性。

寄生的异质结体二极管因其0.7电子伏的势垒高度，提供了低VF值且没有双极退化问题的单极自举电流。P区能够承受高雪崩击穿电压，有效屏蔽了浅槽栅和异质结界面下方的电场，从而保证了良好的栅极可靠性并降低了反向漏电流。仿真结果显示，与目前制造工艺下的同类产品相比，该4H-SiC功率HETT的RON,sp更低，且在相同击穿电压级别下，其性能超过了多数已报导的制备出的SiC功率MOSFET，包括沟槽型、平面型以及集成SBD的MOSFET。

尽管如此，文章也指出，考虑到复杂的界面问题和高温运行环境，实际应用中器件性能可能会有所降低。但基于现有的仿真结果，认为通过最先进的制造工艺，能够满足该新型器件的性能要求。最终，基于穿通单极4H-SiC MOSFET的理论极限计算，表明了4H-SiC功率HETT具有进一步发展，以接近SiC材料理想电性能的潜力，并有望取代传统的4H-SiC功率MOSFET应用于电力领域。