VL41 任意小数分频

描述

请设计一个可以实现任意小数分频的时钟分频器，比如说8.7分频的时钟信号

注意rst为低电平复位

提示：

其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。

设小数为nn，此处以8.7倍分频的时钟周期为例。

首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的nn倍，也无法实现占空比为1/2，因此，考虑小数分频，其实现方式应当为53个clkout时钟周期是10个clkin时钟周期的8.7倍。

`timescale 1ns/1ns

module div_M_N(
 input  wire clk_in,
 input  wire rst,
 output wire clk_out
);
parameter M_N = 8'd87; 
parameter c89 = 8'd24; // 8/9时钟切换点
parameter div_e = 5'd8; //偶数周期
parameter div_o = 5'd9; //奇数周期
//*************code***********//
//8.7=87/10，87个clk_in，10个clk_out   3个8分频，7个9分频

reg [7:0] cnt;//clk_out计数器
reg [3:0] cnt1;//每个clk_in内偶数计数器1
reg [3:0] cnt2;//每个clk_in内奇数计数器2
reg       clk_reg ;

assign clk_out = clk_reg ;

always@(posedge clk_in or negedge rst)begin
    if(!rst)
        cnt <= 0 ;
    else begin 
        if(cnt == M_N-1 )
            cnt <= 0 ;
        else
            cnt <= cnt+1 ;
    end     
end

always@(posedge clk_in or negedge rst)begin
    if(!rst)
        cnt1 <= 0 ;
    else if(cnt <= c89-1)begin
        if(cnt1 == div_e-1 )
            cnt1 <= 0;
        else
            cnt1 <= cnt1 + 1 ;
    end
    else
        cnt1 <= 0 ; 
end

always@(posedge clk_in or negedge rst)begin
    if(!rst)
        cnt2 <= 0 ;
    else if(cnt >= c89)begin
        if(cnt2 == div_o-1 )
            cnt2 <= 0;
        else
            cnt2 <= cnt2 + 1 ;
    end
    else
        cnt2 <= 0 ; 
end

always@(posedge clk_in or negedge rst)begin
    if(!rst)
        clk_reg <= 0 ;
    else begin
        if(cnt <= c89-1)
            clk_reg <= (cnt1==0 | cnt1==div_e/2)? ~clk_reg : clk_reg ;
        else if(cnt >= c89)
            clk_reg <= (cnt2==0 | cnt2==(div_o-1)/2)? ~clk_reg : clk_reg ;
    end
end

//*************code***********//
endmodule