5输入的多数表决器（结构化建模）

最新推荐文章于 2024-06-15 09:40:05 发布

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文章标签： systemverilog

本文链接：https://blog.csdn.net/weixin_45645937/article/details/115626261

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本文介绍了如何使用3个74LS138 3-8译码器和基本逻辑门来构建一个5输入的多数表决器。通过结构化建模方法，详细阐述了设计过程，包括v1.sv的建模，v1_tb.sv的测试文件以及v1.xdc的约束文件设置。

摘要由CSDN通过智能技术生成

采用 3 个 74LS138 模块、和基本逻辑门电路实现 5 输入多数表决器

dec_74LS138（3-8 译码器）

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2021/04/08 10:25:45
// Design Name: 
// Module Name: dec_74LS138
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module dec_74LS138(
   input logic G,G2A,G2B,
   input logic [2:0] D,
   output logic [7:0] Y
    );
    always_comb begin
    if(G==0)  Y=8'b11111111;
    else if(G2A==1)  Y=8'b11111111;
    else if(G2B==1)  Y=8'b11111111;
    else begin
    case(D)
    3'b000: Y=8'b11111110;
    3'b001: Y=8'b11111101;
    3'b010: Y=8'b11111011;
    3'b011: Y=8'b11110111;
    3'b100: Y=8'b11101111;
    3'b101: Y=8'b11011111;
    3'b110: Y=8'b10111111;