UVM——sequence library

已于 2022-07-07 20:35:42 修改
阅读量985 收藏 13
点赞数
分类专栏： IC验证 文章标签： systemverilog
于 2022-02-15 22:03:56 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_45704530/article/details/122944007
版权

sequence library

本质是一个sequence，包含了一组在其内部注册了的sequence类型，可通过对其进行配置，创建并执行一系列的sequence、sequence_item。

向sequence library永久注册sequence

首先创建sequence library类

class my_sequence_lib extends uvm_sequence_library #(my_transaction);

    `uvm_object_utils(my_sequence_lib)
    // 注册该sequence library
    `uvm_sequence_library_utils(my_sequence_lib)

    function new(string name = "my_sequence_lib");
        super.new(name);
        // 初始化该sequence library
        init_sequence_library();
    endfunction

endclass

接着，创建三个sequence，分别da3_sequence、sa6_sequence、da3_sa6_sequence。

da3_sequence代码如下，其他的方法类似。

class da3_sequence extends my_sequence;

    `uvm_object_utils(da3_sequence)
    `uvm_add_to_seq_lib(da3_sequence, my_sequence_lib)

    int item_num = 10;

    function new(string name = "da3_sequence");
        super.new(name);
    endfunction

    function void pre_randomize();
        uvm_config_db#(int)::get(m_sequencer, "", "item_num", item_num);
    endfunction

    virtual task body();
        my_transaction tr;
        if(starting_phase != null)
            starting_phase.raise_objection(this);

        repeat(item_num) begin
            //`uvm_do(req);
            tr = my_transaction::type_id::create("tr");
            start_item(tr);
            tr.randomize() with { tr.da == 3; };
            finish_item(tr);

            get_response(rsp);
            `uvm_info("SEQ", {"\n", "Sequence get the response:\n", rsp.sprint()}, UVM_MEDIUM)

        end
	   
        #100;
    	if(starting_phase != null)
            starting_phase.drop_objection(this);
    endtask

endclass

启动十次sequence library
在这里插入图片描述

临时添加sequence到sequence library

da3_sequence中注释掉`uvm_add_to_seq_lib

class da3_sequence extends my_sequence;

    `uvm_object_utils(da3_sequence)
    // `uvm_add_to_seq_lib(da3_sequence, my_sequence_lib)

    int item_num = 10;

    function new(string name = "da3_sequence");
        super.new(name);
    endfunction

    function void pre_randomize();
        uvm_config_db#(int)::get(m_sequencer, "", "item_num", item_num);
    endfunction

    virtual task body();
        my_transaction tr;
        if(starting_phase != null)
            starting_phase.raise_objection(this);

        repeat(item_num) begin
            //`uvm_do(req);
            tr = my_transaction::type_id::create("tr");
            start_item(tr);
            tr.randomize() with { tr.da == 3; };
            finish_item(tr);

            get_response(rsp);
            `uvm_info("SEQ", {"\n", "Sequence get the response:\n", rsp.sprint()}, UVM_MEDIUM)

        end
	   
        #100;
    	if(starting_phase != null)
            starting_phase.drop_objection(this);
    endtask

endclass

在my_test（test_case）中注册要添加到sequence library中的sequence。

class my_test extends uvm_test;

    `uvm_component_utils(my_test)

    my_env m_env;
    env_config m_env_cfg;

    function new(string name = "", uvm_component parent);
        super.new(name, parent);
        m_env_cfg = new("m_env_cfg");
    endfunction

    virtual function void build_phase(uvm_phase phase);
        super.build_phase(phase);
        m_env = my_env::type_id::create("m_env", this);

        my_sequence_lib::add_typewide_sequence(da3_sequence::get_type());
        my_sequence_lib::add_typewide_sequence(sa6_sequence::get_type());
    
        uvm_config_db#(uvm_object_wrapper)::set(this, "*.m_seqr.run_phase","default_sequence", my_sequence_lib::get_type());

        uvm_config_db#(int)::set(this, "*.m_seqr", "item_num", 20);

        m_env_cfg.is_coverage = 1;
        m_env_cfg.is_check    = 1;
        m_env_cfg.m_agent_cfg.is_active  = UVM_ACTIVE;
        m_env_cfg.m_agent_cfg.pad_cycles = 5;

        if(!uvm_config_db#(virtual dut_interface)::get(this, "", "top_if", m_env_cfg.m_agent_cfg.m_vif)) begin
            `uvm_fatal("CONFIG_ERROR", "test can not get the interface !!!")
        end

        uvm_config_db#(env_config)::set(this, "m_env", "env_cfg", m_env_cfg);

    endfunction

    virtual function void start_of_simulation_phase(uvm_phase phase);
        super.start_of_simulation_phase(phase);
        uvm_top.print_topology(uvm_default_tree_printer);
    endfunction
endclass

如下两行代码向my_sequence_lib中注册sequence。

my_sequence_lib::add_typewide_sequence(da3_sequence::get_type());
        my_sequence_lib::add_typewide_sequence(sa6_sequence::get_type());

使用sequence library对象来添加sequence

在某一个单独的sequence library实例中添加sequence

class my_test extends uvm_test;

    `uvm_component_utils(my_test)

    my_env m_env;
    env_config m_env_cfg;

    my_sequence_lib m_seqlib;

    function new(string name = "", uvm_component parent);
        super.new(name, parent);
        m_env_cfg = new("m_env_cfg");
    endfunction

    virtual function void build_phase(uvm_phase phase);
        super.build_phase(phase);
        m_env = my_env::type_id::create("m_env", this);

        m_seqlib = my_sequence_lib::type_id::create("m_seqlib", this);

        m_seqlib.add_sequence(da3_sequence::get_type());
        m_seqlib.add_sequence(sa6_sequence::get_type());
    
        uvm_config_db#(uvm_sequence_base)::set(this, "*.m_seqr.run_phase","default_sequence",m_seqlib); 

        uvm_config_db#(int)::set(this, "*.m_seqr", "item_num", 20);

        m_env_cfg.is_coverage = 1;
        m_env_cfg.is_check    = 1;
        m_env_cfg.m_agent_cfg.is_active  = UVM_ACTIVE;
        m_env_cfg.m_agent_cfg.pad_cycles = 5;

        if(!uvm_config_db#(virtual dut_interface)::get(this, "", "top_if", m_env_cfg.m_agent_cfg.m_vif)) begin
            `uvm_fatal("CONFIG_ERROR", "test can not get the interface !!!")
        end

        uvm_config_db#(env_config)::set(this, "m_env", "env_cfg", m_env_cfg);

    endfunction

    virtual function void start_of_simulation_phase(uvm_phase phase);
        super.start_of_simulation_phase(phase);
        uvm_top.print_topology(uvm_default_tree_printer);
    endfunction
    
endclass

实例化my_sequence_lib之后，通过下面的代码注册。

m_seqlib.add_sequence(da3_sequence::get_type());
        m_seqlib.add_sequence(sa6_sequence::get_type());

// 配置sequencer中的default_sequence    
        uvm_config_db#(uvm_sequence_base)::set(this, "*.m_seqr.run_phase","default_sequence",m_seqlib);

在这里插入图片描述

sequence library相关变量

在这里插入图片描述

****
UVM_SEQ_LIB_RAND: 自定义的seq完全随机
UVM_SEQ_LIB_RANDC: 自定义的seq会先随机排序，然后按照次顺序执行，保证每个seq都执行
UVM_SEQ_LIB_ITEM: sequence library不执行自定义的sequence， 而是自己产生transaction
UVM_SEQ_LIB_USER: 用户自定义算法

selction_mode,min_random_count,max_random_count这三个参数均可通过config机制进行配置。
代码示例

class my_test extends uvm_test;

    `uvm_component_utils(my_test)

    my_env m_env;
    env_config m_env_cfg;

    function new(string name = "", uvm_component parent);
        super.new(name, parent);
        m_env_cfg = new("m_env_cfg");
    endfunction

    virtual function void build_phase(uvm_phase phase);
        super.build_phase(phase);
        m_env = my_env::type_id::create("m_env", this);

        uvm_config_db#(uvm_object_wrapper)::set(this, "*.m_seqr.run_phase","default_sequence", my_sequence_lib::get_type());
        uvm_config_db#(uvm_sequence_lib_mode)::set(this, "*.m_seqr.run_phase", "default_sequence.selection_mode", UVM_SEQ_LIB_ITEM);
        uvm_config_db#(int unsigned)::set(this, "*.m_seqr.run_phase", "default_sequence.min_random_count", 20);
        uvm_config_db#(int unsigned)::set(this, "*.m_seqr.run_phase", "default_sequence.max_random_count", 40);
	  // 此处经过实验，配置不了
	  // uvm_config_db#(int unsigned)::set(this, "*.m_seqr.run_phase", "default_sequence.sequence_count", 38);

        uvm_config_db#(int)::set(this, "*.m_seqr", "item_num", 20);

        m_env_cfg.is_coverage = 1;
        m_env_cfg.is_check    = 1;
        m_env_cfg.m_agent_cfg.is_active  = UVM_ACTIVE;
        m_env_cfg.m_agent_cfg.pad_cycles = 5;

        if(!uvm_config_db#(virtual dut_interface)::get(this, "", "top_if", m_env_cfg.m_agent_cfg.m_vif)) begin
            `uvm_fatal("CONFIG_ERROR", "test can not get the interface !!!")
        end

        uvm_config_db#(env_config)::set(this, "m_env", "env_cfg", m_env_cfg);

    endfunction

    virtual function void start_of_simulation_phase(uvm_phase phase);
        super.start_of_simulation_phase(phase);
        uvm_top.print_topology(uvm_default_tree_printer);
    endfunction
    
endclass

sequence library配置类

上一节配置变量部分代码修改如下：

my_seqlib_cfg = new(
                            "seqlib_cfg",
                            UVM_SEQ_LIB_ITEM,
                            20,
                            40);

        uvm_config_db#(uvm_sequence_library_cfg)::set(
                this, "*.m_seqr.run_phase",
                "default_sequence.config",
                my_seqlib_cfg);
weixin_45704530
关注
  • 0
    点赞
  • 踩
  • 13
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
【从零开始学习 UVM】6.7、UVM 激励产生 —— sequence library介绍【了解】
努力，加油每一天鸭~
04-02 208
【从零开始学习 UVM】6.7、UVM 激励产生 —— sequence library介绍【了解】
uvm_sequence_library 中添加sequence类型的两种方式
最新发布
W1Z1Q的专栏
08-27 248
本文介绍了uvm_sequence_library中添加sequence类型的两种方式。
uvm_sequence_library
weixin_39662684的博客
11-27 1249
编写测试用例时，针对不同的场景构造不同的sequence.功能测试稳定后，可以将不同的测试场景组合起来构造新的测试场景，在这里将可以用到uvm_sequence_library. 1.uvm_sequence_library 顾名思义，uvm_sequence_library是uvm_sequence的集合，它也派生于uvm_sequence；本质上也是uvm_sequence；不过它可以根据不同的算法，选择要执行的sequence. 2.注册 a.在构造uvm_sequence_library时，需要制定
UVM——Sequence Libirary的运用（sequence的添加、控制执行）
Mr.翟的博客
08-14 3294
文章目录一、 一、
UVM基础-sequence library
qq_36955425的博客
06-04 781
也就是说这个功能为：只在sequence序号为0，1，3的sequence中随机选取一个发送。配置sequence_library的三个参数：select_mode，min_sequence_count，max_sequence_count的方式，可以通过在tc中利用config_db的方式传递值，也可以通过uvm_sequence_library_cfg的方式，在new函数中直接传递值，然后利用uvm_config_db将cfg传递给default_sequence.config，实现这三个参数的控制。
sequence library
muyiwushui的博客
02-03 1384
简单介绍sequence library及其相关参数和注意事项
uvm_demo_v0.1_UVM——demo_DEMO_UVM_源码
10-04
《UVM demo_v0.1_UVM——DEMO_UVM 源码解析与实践》 在电子设计自动化（EDA）领域，SystemVerilog的通用验证方法论（UVM）已经成为验证集成电路（IC）设计的标准工具。本篇将深入探讨一个基于UVM 1.1的"uvm_demo_v...
UVM最新library
07-02
This library implements the API as documented in the IEEE 1800.2-2017 standard. Documentation for that API is in the standard. In addition, this library also implements user-facing APIs that go beyond...
UVM 1.2 Class Library Code
02-19
The UVM Class Library provides the building blocks needed to quickly develop well-constructed and reusable verification components and test environments in SystemVerilog.
uvm1.2源码
01-21
《UVM1.2源码解析：探索深度验证方法学》 UVM（Universal Verification Methodology，通用验证方法论）1.2版本是系统Verilog验证库中的一个重要里程碑，为集成电路设计验证提供了强大的框架和工具集。这个版本的...
uvm template
11-13
UVM提供了丰富的类库，如uvm_sequence_base、uvm_transaction、uvm_report_server等。每个类都有其特定功能，比如uvm_sequence_base是所有序列的基类，而uvm_transaction则是所有事务的基类。 4. **UVM过程**： -...
uvm sequence library
oldmoney
02-01 214
管理同一个sequencer/agent下的多个sequence 重写select_sequence()方法
UVM：6.8.4 使用sequence_library_cfg
07-01 873
1.之前使用3个config_db 设置次数和算法稍显麻烦。uvm提供一个类uvm_sequence_library_cfg对sequence library 进行配置。共有三个成员变量： 2.配置如上3个成员变量，传递给sequence library 就可配置： 3.除了使用专门的cfg外，还可以如下：
uvm sequence library的使用
qq_43360393的博客
09-12 1145
本教程只列出关键代码。其余代码需要自己补全。 step one: 创建seq_library class seq_lib extends uvm_sequence_library #(packet); `uvm_object_utils(seq_lib) `uvm_sequence_library_utils(seq_lib) //must need function new(string name = "seq_lib"); super.new(name); init_sequ
UVM——架构组件代码实例（六、高级、sequence library的运用）
Mr.翟的博客
06-20 1283
文章目录1.packet.sv2.packet_da_3.sv3.packet_seq_lib_pkg.sv（基于packet包的sequence库（空的库））4.packet_sequence.sv5.reset_sequence.sv6.driver.sv7.iMonitor.sv（采集激励数据）8.oMonitor.sv（采集响应数据）9.input_agent_sv（封装seqr、drv、mon，并实例化连接）10.output_agent.sv（封装mon、并实例化连接）11.reset_agen
sequence机制——response、sequence library与layer sequence
weixin_42705678的博客
01-14 795
一、response的使用 1.1 response机制 如果在验证平台中，sequence需要根据driver对于transaction的response来决定接下来要发送的数据。sequence机制允许driver返回一个response给sequence。但是在sequence中需要使用get_response任务，并且driver中需要使用put_response class my_driver extends uvm_driver; ... task run_phase(uvm_phase
UVM实战 卷I学习笔记9——UVM中的sequence（7）
weixin_41979380的博客
11-16 613
目录sequence library随机选择sequence控制选择算法控制执行次数使用sequence_library_cfg sequence library 随机选择sequence 所谓sequence library，就是一系列sequence的集合。sequence_library类的原型为： class uvm_sequence_library #(type REQ=uvm_sequence_item,RSP=REQ) extends uvm_sequence #(REQ,RSP);
UVM_知识点测试
ICJJ的博客
04-12 4874
选择题 1 uvm组件间通信时，TIL的连接需放在哪个uvm phase： build：创建并配置验证平台的架构； connect run：运行仿真 report：报告测试案例的仿真结果 2 uvm_agent内定义的active mode是： 被动操作，仅仅实例化了监视器的配置参数：passive mode 模拟DUV的系统接口器件，例化了driver，sequencer和monitor 包含配置信息和其他参数； 通过TLM连接各个组件并通信； 3 uvm_agent内定义的active mode
uart项目验证（三）-验证环境搭建（总）
whddddddddddd的博客
08-22 6040
uart模块验证环境的搭建

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值