fpga自学系列2——全加器设计教学——适合新手小白

cjjoe01

于 2024-04-10 22:21:25 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_45871797/article/details/137611937

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本文介绍了使用Verilog语言设计的全加器电路的结构图，包括使用and、or和xor门实现功能，并提供了对应的仿真激励文件，展示了如何设置输入变量和触发状态变化以观察电路行为。

摘要由CSDN通过智能技术生成

全加器电路典型结构图：

在这里插入图片描述

`timescale 1ns / 1ps
/////////////////////////////////////////////////////////////////////////

module Adder_structural(
    input	A,B,Cin,
    output	Sum,Cout
    );
    wire	t1,t2,t3,t4;
    and	U1(t1,A,B);
    and	U2(t2,A,Cin);
    and	U3(t3,B,Cin);
    or	U4(Cout,t1,t2,t3);
    xor	U6(Sum,A,B,Cin);
    
endmodule

仿真激励文件编写：

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////


module test_adder_structural(

    );
       reg  A,B,Cin;
      wire   Sum,Cout;
    Adder_structural    ader01(
    .A(A),
    .B(B),
    .Cin(Cin),
    .Sum(Sum),
    .Cout(Cout)
    );
    
 initial    begin
    A   =   0;B =   0;Cin   =   0;
#5  Cin =   1;
#5  B   =   1;  Cin =   0;
#5  B   =   1;  Cin =   1;

end

endmodule