FPGA实验一： 原理图与VHDL设计初步

最新推荐文章于 2024-08-22 04:22:46 发布
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该博客介绍了FPGA实验中如何使用原理图和Verilog设计1位加法器。首先，通过Quartus II 13.0创建工程，设计并仿真半加器和全加器的原理图。接着，采用Verilog编写代码，同样进行仿真验证。最后，进行了硬件测试，包括目标芯片选择、引脚绑定和烧录到Intel DE2-115开发板的过程。
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目录

实验目的： 通过1位全加器的详细设计， 掌握原理图输入以及Verilog的两种设计方法。软件基于quartusII 13.0版本，开发板基于Intel DE2-115。1位全加器可以用两个半加器及一个或门连接而成， 因此需要先完成半加器的设计。下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。

一、输入原理图实现1位加法器

1.新建工程

在这里插入图片描述
点击next后，选择路径及名称

在这里插入图片描述
选择芯片
在这里插入图片描述
直接next，之后到达完成界面，这里会看见关于整个工程的一些信息，核对
一下是否正确，然后点击“finish”。此时界面上会出现顶层文件名和项目名：
在这里插入图片描述

2.创建原理图文件

  • 首先选择File->New，进入后选择Block Diagram/Schematic File
    在这里插入图片描述
  • 选择元件

and2
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xor
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  • 绘制原理图

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  • 存盘编译

保存文件，并编译

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