Verilog 学习 运算符

Verilog
字母 数字 $ 和_ 区分大小写，首字母和_
四种状态 0 1 X不定状态 Z高阻态
整数表示
8’b1表示8位宽2进制1 要是负号要写在最前面。小数的话，小鼠两边都要又数字
wire，tri连线型变量wire01，tri 0 1 x
reg型 寄存器 类型
reg a； 定义一个一位位宽的寄存器a
reg [3:0] a; 定义一个4位名为a的reg变量
RAM类型
reg[7:0] mem1[255:0]; 定义了一个256个8位寄存器的存储器mem1
运算符表达式
加减乘除取模，由于位数的关系，运算时有可能会移除高位，4‘b1111=15 3’b011 = 3 a*b = 1101 只有4位 a+b = 0010 都会省略
关系操作符> < >= <=
首先操作的结果是1b的信号
相等运算符 ==等于 ===全等 加个！就是相反
== 一定是信号位有效时
===全等时可以判断X Z这两种状态
全等时 0011 不等 11
相等时 0011 等于11
逻辑运算符 and && or || not ！
b=4‘b0000 !b=1’b1
按位操作符 ~按位取反 &按位取与 |按位取或 ^按位去异或 ^~按位取同或
归约操作符 与或非 和异或同或
对一个信号自身里面的信号操作
移位运算符号 左移右移 << >> 后面补零
条件运算符 <条件表达式>?<表达式1><表达式2>如果条件表达式为真则执行表达式1，否则执行表达式2
连接和复制运算符
{}连接 {{}}复制
a =3’b110 b=4’b0101 则c = {a[2:0],b[3:0]} == 7’b110 0101
模块，是基本单元，用于描述某个设计的功能或结构及其与其他模块通信的外部端口