VC Spyglass CDC

最新推荐文章于 2024-06-20 09:35:50 发布

Sunny Shining

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分类专栏： verilog 跨时钟域设计 # CDC检查分析文章标签： verilog 硬件架构

原文链接：https://blog.csdn.net/Holden_Liu/article/details/121121290

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CDC检查分析

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1.CDC 检查过程

1.1 Read Design

在这里插入图片描述

1.2 CDC Setup

支持自动推断clock/reset，不一定准确，需要double check。
create_generated_clock用于生成时钟。
在这里插入图片描述

1.3 CDC Check

CDC check分为四大类，Integrity Synchronization Convergence Glitch
在这里插入图片描述

1.4 典型问题列举

1.4.1 CDC Setup Violations Example

create_reset时虽然指明了clock，也需要set_input_delay明确指明reset属于哪个clock domain

对于clock mux的约束，可以采用mulit mode的形式，通过set_case_analysis区别。
在这里插入图片描述
CDC Integrity Violations Example clock gating采用glitch-free的结构。

CDC Reset Synchronization Violations Example 在这里插入图片描述
CDC Synchronization Example

忽略信号之间的检查
configure_cdc_glitch -ignore_among_signale {regS/Q regD/Q}

1.5 总结

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VC Spyglass CDC

支持自动推断clock/reset，不一定准确，需要double check。create_generated_clock用于生成时钟。CDC check分为四大类，Integrity Synchronization Convergence Glitchcreate_reset时虽然指明了clock，也需要set_input_delay明确指明reset属于哪个clock domain对于clock mux的约束，可以采用mulit mode的形式，通过set_case_analysis区别。
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