预综合过程主要由VC SpyGlass Lint中集成的VC Static Platform完成。
准备文件:
待综合的.v文件(top.v)
步骤:
- 设置环境变量
$VC_STATIC_HOME
如下
setenv VC_STATIC_HOME <installation_directory>
set path = ($VC_STATIC_HOME/bin $path)
- 以命令行方式启动软件
% $VC_STATIC_HOME/bin/vc_static_shell
- 在命令行窗口中输入如下命令:
set search_path "./DB"
set link_library "GTECH.DB"
analyze -format verilog top.v
elaborate top
或
read_file -format verilog -top top top.v
与Design Compiler的对比
使用VC SpyGlass Lint对RTL代码进行预综合的过程类似于DC综合过程中的转换(translate)过程。
在这一阶段,综合工具将 HDL 的描述转换成一个与工艺独立(technology-independent)的 RTL 级网表(网表中 RTL 模块通过连线互联)。
在DC综合过程中,这一过程同样可以通过read 或 analyze & elaborate命令完成。对于未映射的设计,可以ddc格式将其保存。
sh mkdir unmapped
write -format ddc -hierarchy -output unmapped/top.ddc
使用DC打开保存的ddc文件,可通过schematic视图查看电路架构及各模块连接关系。