硅集成工艺原理

 

 

 

  

 

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• IC行业英文用语

TAPEOUT （TO）：流片，指提交最终GDSII文件给Foundry工厂做加工。

MPW ：多项目晶圆，将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品。

FULL MASK ：“全掩膜”的意思，即制造流程中的全部掩膜都为某个设计服务。

Shuttle：就是MPW的时间，MPW的时间就是固定的，每个月或者每个季度有一次，有个很形象的翻译：班车，到点就走。

SEAT：一个MPW的最小面积，就类似“班车”的座位，可以选择一个或者几个座位。

Bump ：bumping指凸点。在wafer表面长出凸点（金，锡铅，无铅等等）后，（多用于倒装工艺封装上，也就是flipchip）。

Wirebonding：打线也叫Wire Bonding(压焊，也称为绑定，键合，丝焊)是指使用金属丝(金线、铝线等)，利用热压或超声能源，完成固态电路内部接线的连接，即芯片与电路或引线框架之间的连接。

Flipchip：Flip chip又称倒装片，是在I/Opad上沉积锡铅球，然后将芯片翻转加热利用熔融的锡铅球与陶瓷基板相结合。

CP：直接对晶圆进行测试，英文全称Circuit Probing、Chip Probing，也称为晶圆测试，测试对象是针对整片wafer中的每一个Die，目的是确保整片wafer中的每一个Die都能基本满足器件的特征或者设计规格书，通常包括电压、电流、时序和功能的验证。可以用来检测fab厂制造的工艺水平。

FT：FT测试，英文全称FinalTest，是芯片出厂前的最后一道拦截。测试对象是针对封装好的chip，CP测试之后会进行封装，封装之后进行FT测试。可以用来检测封装厂的工艺水平。

Yield ：良率，芯片的良率这个和工艺比较相关，芯片有一定几率失效，芯片越大，失效的几率也越大。

• 解释一下：为什么不直接做FT，而先做CP再做FT，这个是因为，CP针对晶圆，如果坏的Die就不用再去做封装了，省下封装的费用和基板的费用。
• 为什么不只做CP，而忽略FT，这个是因为CP测试完毕后，在封装过程中还会引入芯片失效，所以还需要做FT来将失效的芯片去掉。
• 这个是一个权衡的过程，如果芯片良率足够高，封装成本不敏感，CP测试省掉，直接做FT也是可以的，因为CP测试本身也是需要成本。这个就是计算良率的问题。

vendor ：就是IP供应商，IP vendor，

license：允许使用这个IP，IP的授权

Royalty ：在用户使用这个IP后，需要按照每个芯片收钱。

IP这个是构成芯片最核心的组成单元，例如USB，PCIE，CPU等等都是IP，整个芯片都是IP集成的，芯片能够做的比较复杂，核心就是IP的复用。例如那些做成几千万门，几亿门的，都是IP复用才能可以的。

核心IP自己搞（也没有卖的），外围成熟IP有成熟就卖成熟IP,减少上市的时间，尽快迭代占了市场，逐渐核心替换，才是正常公司的思维。

一般IP的license的费用和IP的royalty的费用可以谈，如果量很大的话，license的费用就会比较低，royalty的费用单片不高，但是如果量很大，最后就很可观，也有IP厂商不收license费用，最后只收royalty的费用，这样IP厂商和芯片厂商的利益就绑在一起了。

RTL ：register-transferlevel（RTL）是用于描述同步数字电路的硬件描述语言。

Netlist ：网表，RTL需要通过综合以后才能变成网表。

SDC ：设计提供约束文件，综合工具需要这个约束文件才能讲RTL转换成netlist。

SDC主要描述内容包括：芯片工作频率，芯片IO时序，设计规则，特殊路径，不用check的路径等等。

Freeze ：指设计冻结，不能再改动的了，例如RTL freeze ，就是代码冻结了，netlist freeze 就是网表冻结了，不能再改了。

Verification ：芯片功能验证，目前主要指芯片验证方法论（UVM），主要通过验证两者RTL和reference model是不是一致，简称A=B，见我原来写的《降低芯片流片失败风险的"七种武器"》，里面有关于验证的描述。

Simulation：仿真, 仿真通常是生成波形，一般来说，芯片的功能，verification ，芯片的功耗，可以simulation，比较直观反应真实的场景。

Hardren：指某个IP以硬模块的形式来实现。

GDS ：netlist经过后端工具编程版图，而版图提交给流片厂家（foundry）的就是GDS II

Merge ：就是讲单独hardren的模块，拼接进去。

merge这个是IP厂商保护IP的一种手段，一般放在foundry的专门的merge room中，才能进行。这样芯片厂商最终需要去foundry厂商那里拼接完成，得到最终的GDSII。

delay： 延期，这个次是芯片工程师最不愿意的词了，也是最经常碰到的词，一个环节不慎，就要delay，这个意味着问题出现，成本增加，周期加长。

如果芯片太大，可以把其中一部分来hardren，顶层就是几个harden模块像拼拼图一样拼起来，大型多核CPU一般都是这样做的，在版图上很容易看出来。

从上图来看，这些四四方方的位置，都是单独harden后，在芯片顶层拼起来的。

单独harden的好处是，可以多个芯片后端设计团队并行设计，大家同时设计，设计完毕，拼接一下就行。

如果有问题的话，直接改某个模块，而不用整个芯片都返工。当然，改完某个模块后，面积还要保持一致，否则就拼不进去了，改完了后，整个顶层也要重新跑一遍流程。

人类高质量芯片工程师的那些“黑话” - 知乎

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