数字ic前端（一）

原理：

综合过程：将设计文件转换成门级网表。

综合的过程需要经过3步：

1.transition #将verilog转换成dc内部的cell
2.mapping	#将dc的cell翻译成foundry的cell
3.optimization  #最优化

库文件：

lib（人能读懂的，但占用空间大）
db（由lib编译过的，占用空间小）
target：主要是一些标准单元，与或非之类的，可替换，有多个驱动强度。
link：ram，flash，ADC等IP。唯一的，不可替换。

max ：最坏情况下
min ：最好情况下

设置dc启动项（库路径）：

创建文件名为： .synopsys_dc.setup（必须在该文件夹中启动dc才能加载）
内容：

	set_app_var search_path /~
	set_app_var target /~
	set_app_var link /~

set_app_var 为synopsys的语言

创建脚本文件，加载设计：

目的：可以在启动dc后，直接运行脚本读入verilog，在大型设计时十分方便。
脚本文件名为 xx.tcl
内容：

	analyze – format Verilog /~

analyze就是设置文件路径的命令

启动dc

	dc_shell  #启动dc
	
	resource /~.tcl	 	#加载tcl
	
	elaborate 顶层文件 		#设置顶层文件

帮助

help *指令*  			#列出相关的所有指令
man  指令 				#显示指令的详解

在完成这些之后便可以开始添加时序的约束，等我学会了再写。