Verilog刷题[hdlbits] ：Always case2

最新推荐文章于 2024-07-15 07:46:55 发布

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文章标签： verilog fpga开发 hdlbits

本文链接：https://blog.csdn.net/weixin_46585382/article/details/134297096

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题目：Always case

A priority encoder is a combinational circuit that, when given an input bit vector, outputs the position of the first 1 bit in the vector. For example, a 8-bit priority encoder given the input 8’b10010000 would output 3’d4, because bit[4] is first bit that is high.
优先编码器是一种组合电路，当给定输入位矢量时，它输出矢量中第一个1位的位置。例如，给定输入8’b10010000的8位优先级编码器将输出3’d4，因为比特[4]是第一个高比特。

Build a 4-bit priority encoder. For this problem, if none of the input bits are high (i.e., input is zero), output zero. Note that a 4-bit number has 16 possible combinations.
构建一个4位优先编码器。对于这个问题，如果没有一个输入位是高的(即，输入为零)，输出为零。请注意，一个4位数字有16种可能的组合。

该题目要求输出给定的4位矢量中从右向左数，第一个出现高电平的位置。由于给定的4位矢量共有16种可能，在使用case语句时，需要将所有可能列出并写出对应输出。
同时，如果取消case语句的限定，该题目可以通过if语句解决。

// synthesis verilog_input_version verilog_2001
module top_module (
    input [3:0] in,
    output reg [1:0] pos  );
	
	//case
    always@(*)
        begin
            case(in)
                4'b0000:pos = 2'd00;
                4'b0001:pos = 2'd00;
                4'b0010:pos = 2'd01;
                4'b0011:pos = 2'd00;
                4'b0100:pos = 2'd02;
                4'b0101:pos = 2'd00;
                4'b0110:pos = 2'd01;
                4'b0111:pos = 2'd00;
                4'b1000:pos = 2'd03;
                4'b1001:pos = 2'd00;
                4'b1010:pos = 2'd01;
                4'b1011:pos = 2'd00;
                4'b1100:pos = 2'd02;
                4'b1101:pos = 2'd00;
                4'b1110:pos = 2'd01;
                4'b1111:pos = 2'd00;
                default:pos = 2'd00;
            endcase
        end
    
endmodule

// synthesis verilog_input_version verilog_2001
module top_module (
    input [3:0] in,
    output reg [1:0] pos  );
	
	//if
    always@(*)
        begin
            if(in[0] == 1'b1)
                 pos = 2'b00;
            else if(in[0] != 1'b1 && in[1] == 1'b1)
                 pos = 2'b01;
            else if(in[0] != 1'b1 && in[1] != 1'b1 && in[2] == 1'b1)
                 pos = 2'b10;
            else if(in[0] != 1'b1 && in[1] != 1'b1 && in[2] != 1'b1 && in[3] == 1'b1)
                 pos = 2'b11;
            else
                 pos = 2'b00;
        end
    
endmodule