第19篇：基本RS锁存器

最新推荐文章于 2024-06-03 15:03:19 发布

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分类专栏：数字逻辑（DE2-115）文章标签： fpga开发

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Q：本期开始我们来设计实现时序逻辑电路，首先来设计由与非门构成的基本RS锁存器。

A：基本RS锁存器工作原理：锁存器的2个输入端均为低电平有效，一般情况下，2个输入端均为1时输出状态维持不变，只有需要改变锁存器的状态时才改变：

当 $\overline R =1$ , $\overline S =0$ 时，锁存器进入置位状态，即Q=1。此时，即使输入回到 $\overline R =\overline S =1$ 状态，仍维持Q=1不变；当 $\overline R=0$ , $\overline S=1$ 时，锁存器进入复位状态，即Q=0；当输入回到 $\overline R =\overline S =1$ 状态，仍维持Q=0不变。

当 $\overline R =\overline S =0$ 时，将迫使 $Q =\overline Q =1$ , 但当输入回到 $\overline R =\overline S =1$ 状态, 则无法确认锁存器回到1状态还是0状态。在实际应用时，锁存器的 $\overline R$ ， $\overline S$ 应该满足 $\overline R+\overline S =1$ 的约束条件。

部分Verilog HDL代码：

使用DE2-115开发板的SW[1:0]做为2个输入端；LEDR[1:0]显示输出状态。ModelSim仿真结果：

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