第21篇：基本D触发器

最新推荐文章于 2024-06-06 15:08:21 发布
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分类专栏： 数字逻辑（DE2-115） 文章标签： fpga开发
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本文链接：https://blog.csdn.net/weixin_47841246/article/details/137137448
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Q：本篇我们设计由2个D锁存器（主-从拓扑结构）组成的基本D触发器。

A：基本D触发器工作原理：主锁存器的输出作为从锁存器的输入，主锁存器的时钟信号与从锁存器的时钟信号相反，即当CLK=0时加载主锁存器的值；CLK=1时加载从锁存器的值，当CLK从0跳变为1时，主锁存器无效，会自动加载从锁存器的值。在D触发器中，仅当CLK的输入值发生从“0”到“1”的转变时（即时钟上升沿），D的值才会被存储到输出Q中。

image-20231023141439557

部分Verilog HDL代码：

image-20240328095735968

例化D触发器：使用DE2-115开发板的SW[0]作为数据输入D，KEY[0]作为时钟输入CLK；LEDR0显示D触发器的输出值Q。

ModelSim仿真结果：

Terasic友晶科技
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