Allegro中PCB抠图并重排位号的技巧

程序员群体有个自嘲的说法，“Copy-Paste”是第一生产力，硬件工程师其实也大差不差。将多个来源的原理图拼凑到一起难免会出现位号冲突，有时候又想复用来源图纸的PCB设计，改变位号导入可能之前的器件全部飞了，需要重新Layout，耽误大量时间，不修改位号又没办法导出网表。实在是个头疼的问题。
笔者在这里提供一种办法，笔者工作中经常需要抠其他项目或者供应商的SoC小系统原理图和PCB设计。往往来源的位号又不讲究，笔者有点强迫症，对SoC小系统喜欢用9000~9999重新排一次位号，并设计成Block，方便后续不关注小系统内部设计只需要关注功能相关的IO和供应状况变更比较快的电源设计即可。

下面跟着我的步骤来。
1.打开Cadence原理图，删掉除了需要copy布局布线的SoC小系统之外的所有设计内容；
2.将上一步处理过的原理图生成网表，导入参考的原理图对应的PCB文件，这样只有SoC小系统的PCB设计被保留；
3.重排原理图位号，生成新的网表导入上一步操作过的PCB文件；
这样就得到了位号重排过的SoC小系统原理图和PCB。

这里的操作要点就是至少导入两次网表，一次位号不变，一次只改变位号，很多人都是删掉不要的内容重排位号导入所有连接关系都沿用不上就飞器件了。

以上操作存在一定危险，注意时刻备份存档。