Multi-Source Clock Tree Synthesis (MSCTS)简介

 芯片性能要求越来越高，特别是在先进工艺下。时钟的skew越来越成为焦点，把skew很好的利用起来很关键，Concurrent Clock and Data Optimization (CCD) and Multi-Source Clock Tree Synthesis (MSCTS)俩个技术越来越常用，CCD 相当与usefulskew ,通过衡量一条path chain 上的skew 大小，来把timing 较宽松的path 借给critical path，达到收敛时序的目的。MSCTS也是近两年用的比较多的先进技术。下面详细介绍MSCTS。

   MSCTS的优势就是从source (clock definition point)到sinks (flops/macros/latches) 没有太大的skew。

skew一般包含两种：

Global Clock Skew：衡量整个时钟网络的质量，两个没有data path de sink点之间最大的skew。

Local Clock Skew：两个有data path de sink点之间最大的skew。现在的design一般都使用 ufsful skew & CCD，现在没有太过于关注local skew 大小意义，只是作为一个衡量时钟质量的考量值。

Concurrent Clock and Data Optimization (CCD)：as the name implies, the improvements in timing is due to the concurrent optimization of both the clock and data paths，除了更好的QOR之外，对power/area也有好处。如图所示。CCD主要在 clock_opt and route_opt 的时候调用。以后文章会详细总结CCD，立个flag。

C家和S家都有推出自己的MSCTS FLOW，很多公司并不是直接使用，而会根据自己公司的情况做调整，后面说的这种是S家结合clock mesh给出的结构。好自然好，但是clock mesh 一般都需要根据不同的design 定制，成本很高，并且功耗也会比较高，所以很多公司都会根据项目实际情况去调整。

MSCTS comes in two different structural variants/flavours:

1，Structural MSCTS (SMSCTS):

All the sinks are directly driven by the mesh straps，the tool is not allowed to insert any buffers maintaining the ‘structure’ of the clock network.The tool can only optimize the network by merging, splitting and sizing the existing clock logic to meet the CTS goals.

其对应的FLOW：

几个需要注意的点：

（1）clock mesh 之间的pitch 很关键，the pitch has an impact on not just the latency (𝑷 ∝ 𝑳𝒂𝒕𝒆𝒏𝒄𝒚) and slew (𝑷 ∝ 𝑺𝒍𝒆𝒘) but also the power consumption of the clock network (𝑷 ∝ 𝑷𝒐𝒘𝒆𝒓). 

（2）clock mesh 一般为了减小net delay，会选择绕线资源比较少的高层，容易与PG mesh 产生SI 影响。

（3）clock mesh net 的width 也需要精细的去评估。

（4）对一些异性的block使用这种方式就很麻烦。

（5）还有一点比较致命的缺点，这种结构不能插buff（指的是 mesh 及以上结构，mesh 连接到sinks这部分还是可以插buff 的），对于一些fanout 需求很高的net，如果前端没cover到或者评估的不准确的时候，后端可操作的空间很有限。

（6）实际做出来的结构图：（挂sink 之前的GCT结构）

（7）sinks 挂的方式由很多种，Comb的话，sinks 会就近挂在mesh 上，FIshbone 就有点像下面说的RMSCTS，一个小区域的cell公用一个net或buff

2，Regular MSCTS (RMSCTS):

All the sinks are driven by a network of drivers called ‘tap’ drivers, 这些tap 点由clock mesh 直接驱动。tap点的位置尤为重要。

其对应的FLOW：

flow 种可以看出，前面基本上一样，RMSCTS后面会有一个 tap assign步骤。使用的命令是 synthesize_multisource_clock_taps。这里tap 点的位置就很关键，tap 点一般选用D12以上的cell，tap点之间需要规划好间距（前期需要评估tap点能驱动的范围），并且每个tap点尽可能控制的sinks点差不太多，这样能使load 分布的更加均匀。tap点指定好之后，synthesize_multisource_clock_taps命令会根据tap点位置自动assign 其控制范围的sinks 点。

3，总结：

（1）该结构最理想的情况就是所有的sinks 都挂在clockmesh上，所以对前端设计的要求是，时钟深度（级数）尽可能的少。The depth of the clock network is usually constrained by functionality, application, power efficiency （PPA受限）。此外追求PPA，会插入很多的ICG，时钟级数自然而然要变得更长。

（2）做DFT 的时候，没法测试。Since there is a grid, it is not possible to test the mesh drivers since they do not cause any change in the logic functionality. Thus, there is no observability

（3）Stuck-at-faults如果出了问题或者说有一些缺陷，对mesh的影响可能挺大的。

（4）skew 越小，IR可能越严重。想象一下，所有cell 同时翻转，供电很有可能产生供电不足的状况。

有问题请指正，谢谢