ISSCC-2024 半导体会议总结

ISSCC-2024 半导体会议总结

原创 安迪168 东坡ju士  2024-04-27 16:50江苏

最近听了一位大佬的技术会议展望（大佬镇楼），分两部分，一部分是站在tsmc角度的未来展望；一部分是一些先进技术与创新方向。

1. 未来展望

人工智能与ChatGPT的快速发展，会掀起新一轮的技术革命，老黄说“ChatGPT is the iPhone moment for AI”，虽然资本的味道很浓，但投资人很吃这一套，也侧面表现出AI的火热。不管他们怎么吹，但作为科技创新载体的半导体肯定是越来越先进。

    无线通信行业无论是蜂窝移动通信还是wifi，都需要更高的数据传输速率，更快速更先进的信号处理方案，比如wifi7需要采用7n制程才能达到相关的要求。

    汽车领域也卷的很厉害，最近的北京车展亮相了很多款新产品，现在的汽车没有点智能元素都不好意思发布，概念慢慢的都变了，软件定义汽车。随着性能需求越来越高，自动驾驶AI芯片、MCU、IGBT功率器件以及用于自动驾驶感知系统的一系列芯片也会越来越多，越来越先进。但一切的软件都是建立在“硅”之上，以后会不会变成“硅定义汽车”？

    前些年，IDM模式因为比较复杂，制造成本较高，市场普遍不太看好。近几年，受中美贸易战的影响，全球产业链面临了比较大的冲击，IDM的优势慢慢的展现出来。但目前仍然是Fabless+Foundary的比重比较大，上图是tsmc预测的2030占比，看看就行。

2. 技术创新

    在半导体领域，技术创新某种程度上可以说是“硅”创新，下图是晶体管尺寸的演变图。从planar到FinFET，再到最近火热的NanoSheet（简单讲就是用gate将channel包起来，提高传导效率，工作电压可以压的更低，以后再总结一下相关的结构与原理，挖个坑🕳️）。

    当然，纳米片晶体管还需要很多年去尝试。图中的TMD指的是过渡到金属二硫属化物 (transition metal dichalcogenides) 是近两年早就火热的二维材料，比石墨烯稍优。在硅中，非常薄的层会受到载流子迁移率降低的影响，陷阱（ traps ）和其他界面缺陷（interface defects）的影响压倒了体积特性。相比之下，二维材料没有平面外悬挂键（out-of-plane dangling bonds），从而减少或消除了界面效应。业界一致认为 3nm 是硅沟道的实际厚度限制，然而MoS2单层的厚度小于 1nm，这种厚度在实验室很容易实现，但想大规模工业化，可控化的生产依然很难。

    TMD 与现有的半导体制造基础设施集成仍然具有挑战性。所涉及的许多材料——钼、硫、锑和铋等。

    下面一种在实验室应用的方案是CFET，即将p/n晶体管堆到一起，集成度大大提高，下图结构也比较清晰，就不多说咯。

    此外，工艺方面也在如何缩小晶体管的几何形状做很多尝试与创新。一个CMOS晶体管里无论是P管还是N管，它的鳍片(Fin)的数量一定不止一个。因为单个Fin太细，通过的电流不够大，所以需要多个Fin并联来提高电流，在Fin的间距不变的情况下，Fin的数量就决定了晶体管的高度。所以行业里要缩小晶体管的尺寸，就是尽量减少每个MOS管里需要的Fin的数量。下图是基于FinFET的一种设计结构，通过减小fin的数量，或者经过搭配不同Fin来降低cell的高度。

    另外，通过把相关的cellabut到一起也能很大程度地提高集成度，如下图所示。晶体管之间要做电性能隔离，一般都是用扩散层实现的，这个叫Diffusion Breaks。原本每个晶体管各自有一个隔离带，叫DDB(Double Diffusion Breaks)，现在为了节约空间，只用一个隔离带了，叫SDB(Single Diffusion Breaks)，就好比你家院子和邻居院子如果各修一面墙，自然会占用更多土地面积。于是你们两家商量一下，想办法合建一面来隔离，自然就能多出一些空间来。

下图看的更清楚一点：

之前有关cell 内部结构的内容也总结过一次：

standard cell 结构

东坡ju士，公众号：东坡ju士Standard Cell-相关概述

    最后还有一种是通过改变出孔位置，原本需要在空白地方制作栅极接触点会占用额外的空间，所以Intel/tsmc想办法把接触点的位置直接做到了栅极的上面，就可以节约大量空间，大概是下面这种意思。

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