图1 是最普通的物理图,只有VDD/VSS
图2是Dcap Cell,除了电源之外,还会有一些M1的线,所以很多公司会在routing之前去加进去Dcap,否则会有一些short、open、spacing DRC等问题。
使用金属连接之后的,普通的Gate Array Filler会被当做具有一定功能的cell 使用,图一显示的是连接之前的版图,框内的是N well,红色是有源区,蓝色条条是poly;图二是连接之后的版图。图三图四是clb 中的显示,两者在base layer 是一样的,只是在metal layer 不同。
或者称为dummy metal(冗余的金属)
为了防止与周边的线产生耦合,所以加的是一段一段的,所以家的一般是交错行的pattern,但是交错的在绕线资源很丰富的时候才能用。
考虑到电器特性,connection 最好还是连起来,相当于design 中多了很多的shelding,降低了SI影响,但是会占用一定的绕线资源,需要tradeoff。
metal fill加进来之后,对老工艺影响不大,对新工艺影响挺大的。耦合电容增加影响时序。需要在电源网络多加一点,对IR有好处。
block 边缘的metal fill与内部是有耦合的,容易漏掉,需要额外注意。