低功耗设计

1. 功耗的组成

        低功耗技术就是一系列的降低功耗的技术。在了解低功耗技术之前，我们必须先了解功耗的构成。一个SOC芯片的功耗由两部分组成：动态功耗和静态功耗。

        动态功耗：是设备运行时或者说信号改变时所消耗的功耗；

        静态功耗：是设备上电但是信号没有改变时所消耗的功耗；

1.1 动态功耗

        动态功耗可以分为：翻转功耗(有的地方称为开关功耗）+ 短路功耗(或者称为内部功耗，英文是internal power)

1.1.1 翻转功耗(switching power)

        Switching power 是一个门电路对输出电容进行充放电需要的功耗。简单的说就是一个门电路输出从0变到1和从1变到0所需要消耗的功耗。Switching power 是动态功耗最主要的组成部分。把电容乘以翻转概率定义为有效电容，那么我们可以得到经常见到的计算公式如下：

1. Switching power 和电压，翻转率，负载电容有关；
2. Switching power和数据无关，也就传输的数据不会影响翻转功耗，但是数据的翻转率会影响翻转功耗；
3. Switching power和传输的大小也无关

        由这个公式我们很容易得到如果想减少功耗，那么方法就是：

1. 降低电压；
2. 降低翻转率；
3. 减少负载电容

1.1.2 内部功耗(internal power)

        内部功耗又可以称为短路功耗，因为主要原因是由于短路造成的。短路功耗是因为在输入信号进行翻转时，信号的翻转不可能瞬时完成，因此PMOS和NMOS不可能总是一个截止另外一个导通，总有那么一段时间是使PMOS和NMOS同时导通，那么从电源VDD到地VSS之间就有了通路，就形成了短路电流。

        加上短路功耗后，总的动态功耗如下：

        后面的部分就是短路功耗。tsc是短路电流持续的时间，Ipeak是总的短路电流(包含了内部电容充电的电流)。由于传输中短路持续的时间特别短，短路功耗相比翻转功耗来说小很多。所以一般情况下会忽略短路功耗，把翻转功耗就当作动态功耗，

1.2 静态功耗

        静态功耗是由于漏电流引起的，在CMOS 门中，漏电流主要来自4个源头：

1. 亚阈值漏电流(Sub-threshold Leakage, ISUB）: 亚阈值泄漏电流是晶体管应当截止时流过的电流.
2. 栅极漏电流(Gate Leakage, Igate): 由于栅极氧化物隧穿和热载流子注入，从栅极直接通过氧化物流到衬底的电流。
3. 栅极感应漏电流(Gate Induced Drain Leakage, IGIDL): 结泄漏电流发生在源或漏扩散区处在与衬底不同电位的情况下。结泄漏电流与其他泄漏电流相比时通常都很小。
4. 反向偏置结泄漏(Reverse Bias Junction Leakage ,IREV):由少数载流子漂移和在耗尽区产生电子/空穴对引起。

1.2.1 亚阈值漏电流(Sub-threshold Leakage)

        亚阈值漏电流(Sub-threshold Leakage)发生在CMOS gate没有完全关断时。一个比较好的计算公式如下：

        W/L是晶体管的尺寸，Vth是热相关常量；Cox/Vth/W/L都是工艺相关，不可以调整。VGS就是VDD；

        VT是阈值电压；可以看到，阈值电压越高，漏电功耗就越低。但是阈值电压越高，对应的翻转速度就会越慢，延时就会越大，性能就越差。

1. 可以通过调整VDD/VT来降低漏电流，从而减少漏电功耗。
2. 增加VT会带来性能损失，只能在满足功能需求前提下增加VT；
3. ISUB只和VDD/VT有关，和信号翻转这些都没关系。这是一个工艺强相关的电流，RTL设计对其无影响。

        亚阈值泄漏电流随温度呈指数增长(Vth)。这大大增加了设计低功率系统的复杂性。即使在室温下的泄漏是可以接受的，在最坏的情况下，温度会超过芯片的设计目标。

1.2.2 栅极漏电流(Gate Leakage)

        栅极泄漏电流发生在一个电压加到栅上时（例如当门导通时）载流子遂穿通过薄栅介质的情况下。泄漏电流与介质厚度有极强的关系。工艺中通过选择合适厚度的介质将栅泄漏电流限制到一个可接受的水平上。泄漏电流还取决于栅极电压。通过使晶体管堆叠起来并使截止晶体管靠近电源/地线可以使栅泄漏电流减小。

        在以往的技术节点中，漏电电流一直以亚阈值漏电为主。但是从90nm开始，门极漏电几乎是亚阈值漏电的1/3。在某些情况下，