二进制转格雷码的Verilog设计

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格雷码

  格雷码累加每次变化只变化一位，是跨时钟域处理中经常采用的编码方式，能有有效降低亚稳态发生的概率。当读地址由4’b0111向4’b1000变化时，所有位都需要变化，如果写时钟恰好在地址变化时采样，写时钟得到的读地址是不确定的（为0000~1111中任意一个），因此为了降低该亚稳态的发生概率，地址采用格雷码编码。格雷码每次只变化一位，可以有效降低亚稳态的发生概率，同时单bit又可以采用打两拍的方法再次降低亚稳态发生的概率。
  下图为0~15格雷码编码表。

  二进制到格雷码转换电路。可见二进制转格雷码只需要通过简单的移位和异或即可实现。

二进制转格雷码Verilog代码

module bin2gray
#(
    parameter WIDTH = 8
)
(
    input [WIDTH-1:0] bin,
    output [WIDTH-1:0] gray
);
assign gray = (bin>>1)^bin;
endmodule

仿真测试

`timescale 1ns / 1ps
module tb_bin2gray(    );
    reg clk;
    reg [7:0] bin;
    wire [7:0] gray;
    
    initial begin
        clk = 0;bin=0;
        repeat(16)begin
            #10 bin = bin + 1;
        end    
        $finish;
    end
    always #5 clk=~clk;
    bin2gray bin2gray(bin,gray);
endmodule

  仿真结果如下，可得逻辑正确。