四选一多路选择器

最新推荐文章于 2023-07-20 19:42:20 发布

一只不懂IC的杨

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分类专栏： verilog 文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_51244896/article/details/126135236

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本文介绍了如何使用Verilog HDL设计一个四输入多路选择器，通过输入信号d1、d2、d3和d0以及选择信号sel，实现根据sel的不同组合输出线网类型。状态转换和波形示意图帮助理解工作原理，适用于数字逻辑设计的基础教程。

摘要由CSDN通过智能技术生成

制作一个四选一的多路选择器，要求输出定义上为线网类型

状态转换：

d0→11
d1→10
d2→01
d3→00

信号示意图：

波形示意图：

输入描述：

输入信号 d1,d2,d3,d4 sel
类型 wire

输出描述：

输出信号 mux_out
类型 wire

题解：

`timescale 1ns/1ns  
module mux4_1(  
input [1:0]d1,d2,d3,d0,  
input [1:0]sel,  
output[1:0]mux_out  
);  
  
    reg [1:0] mux_out_tmp;  
    always@(*) begin  
        case(sel)  
            2'b00: mux_out_tmp = d3;  
            2'b01: mux_out_tmp = d2;  
            2'b10: mux_out_tmp = d1;  
            2'b11: mux_out_tmp = d0;  
            default: mux_out_tmp = d3;  
        endcase  
    end  
      
    assign mux_out = mux_out_tmp;  
  
  
endmodule