乘法器实验

最新推荐文章于 2024-08-25 13:39:13 发布

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文章标签： verilog

本文链接：https://blog.csdn.net/weixin_51252932/article/details/117621994

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该实验详细介绍了使用Verilog设计8位乘法器的过程，包括无符号和有符号2补码乘法器。对比了不同设计在FPGA资源上的开销，并探讨了流水线技术在减少逻辑延迟和毛刺方面的影响。实验内容涵盖了代码编写、RTL视图分析、波形仿真以及资源利用率评估。

摘要由CSDN通过智能技术生成

实验内容：

1.改变乘法器的输入位宽为8比特，编译，波形仿真，观察信号毛刺的时间长度。
2.选一款没有硬件乘法器的FPGA芯片（例如Cyclone EP1C6）对比8比特的乘法器和加法器两者编译之后的资源开销(Logic Cell的数目）
3.编写一个输入和输出都有D触发器的流水线乘法器代码，编译后波形仿真，观察组合逻辑延迟和毛刺的时间，和不带流水线的情况下对比。

第一部分：

1.代码

  无符号的乘法器  /
module top(
  IN1   ,
  IN2   ,
  OUT   );
 input [3:0] IN1, IN2;
 output [7:0] OUT;
 reg [7:0] OUT;
always@(IN1 or IN2) begin // 生成组合逻辑的always 块
  OUT = IN1 * IN2;
end
endmodule 

  有符号的2补码乘法器  /
module top(
  IN1   ,
  IN2   ,
  OUT   );
 input signed[3:0] IN1, IN2;
 output signed [7:0] OUT;
 reg signed[7:0] OUT;
 always@(IN1 or IN2) begin // 生成组合逻辑的always 块
  OUT = IN1 * IN2;
end
endmodule