【Quartus-II实现D触发器】

一、D触发器简介

1、D触发器结构

D触发器是一种最简单的触发器，在触发边沿到来时，将输入端的值存入其中，并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间，D的跳转不会影响触发器存储的值，但是在脉冲边沿到来之前，输入端D必须有足够的建立时间，保证信号稳定。

从图中可以发现D触发器有四个管脚，分别是输入信号D，输出信号Q，时钟信号CLK以及复位信号RESET。
其功能是当RESET为低电平（0），Q处于低电平状态；当RESET为高电平（1），通过观察CLK状态，当CLK信号由0变1（上升沿）的时候，若D为低电平，Q就为低电平，若D为高电平，Q就为高电平。

2、D触发器的波形图

二、Quartus-II输入原理图及时序仿真

1、工程创建

1、）File->New Project Wizard

2）、填写工程名称

3）、点击next

4）、点击next

5）、根据使用的FPGA，进行选择芯片系列及类型，然后一直点击next

2、原理图输入

1）选择New
2）、选择Block Diagram/Schematic File

3)、选择nand2，二个输入的与非门，依次添加四个and2和一个非门not

4)、连接后

5）、启动分析与综合（全编译）
rtl viewer，查看硬件电路图


6）利用仿真查看（选择Edit->Insert->Insert Node or Bus）



7）、添加效果查看

8）仿真结果

三、Quartus-II调用D触发器及时序仿真

1、创建工程

方法同上

2、创建方框文件

调用D触发器

3、编译原理图文件及仿真结果

启动分析与综合（全编译），使用rtl viewer查看硬件电路图
硬件电路图

四、Quartus-II用Verilog语言实现D触发器及时序仿真

1、创建工程

方法同上

2、编写Verilog文件

创建Verilog文件
点击File->New，选中Verilog

//dwave是文件名
module dwave(d,clk,q);
    input d;
    input clk;
    output q;

    reg q;

    always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
    begin
        q <= d;//上升沿有效的时候，把d捕获到q
    end
endmodule

3、结果

五、参考

链接: link