AXI之deadlock分析

最新推荐文章于 2024-04-16 19:39:41 发布
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分类专栏： AMBA 文章标签： 信息与通信 硬件架构 arm开发
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本文链接：https://blog.csdn.net/weixin_56631451/article/details/129873750
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AXI协议相对之前的APB和AHB来说，总线性能得到了极大的提升，主要得益于outstanding这一新特性的加入，有了outstanding的支持，master可以不用等待上一笔transaction结束，就直接连续发送多笔请求，使得发送的transaction可以流水起来。但outstanding的使用也引入了一些别的传输问题，如果不加注意，就会导致总线挂死。

一、经典蝴蝶结锁

如图一所示，interconnect两端分别接两个master和两个slave，分别用M0，M1，S0，S1表示，在同一时刻，M0连续发两笔写操作，M0AW0和M0AW1，由于AXI总线支持outstanding，所以两笔命令之间只相隔一拍，M0AW0访问S1，M0AW1访问S0，由于M0-S0路径较短，M0-S1路径较长，M0AW1虽然后发，但是先到达了S0。同时M1也连续发两笔写操作，M1AW0和M1AW1，同样由于两个路径延时不同，M1AW1先到达S1，M1AW0后到达S0。这样就导致图中的结果，在S0端，先后收到M0AW1和M1AW0两笔写命令，在S1端，先后收到M1AW1和M0AW0两笔命令。

图一
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专栏目录
AXI死锁
JayKe
08-31 2603
在设计的互联结构中，会给来源不同的ARID增加一些位以区分不同的master，比如master1发送的ARID经过互联结构由0变为了10，master2发送的ARID经过互联结构由0变为了20。以牺牲outstanding传输访问机制中AW通道的传输效率为代价，只有当前一笔传输的写数据全部发送完毕之后，才能发起下一笔的写地址命令，换句话说，不支持写outstanding。于是，循环等待的局面形成，W00等待W01，W01等待W11，W11等待W10，W10等待W00，总线传输陷入死锁。...
AXI Deadlock死锁解析
weixin_44157334的博客
04-03 1129
如下图所示，m1发出读cmd的顺序是m1_0_s1, m1_0_s2, 因为id（id都为0）相同，所以master port1端口为了符合AXI协议，该端口必须先接受来自s1的数据，后接收来自s2的数据。m2发出读cmd的顺序是m2_0_s2, m2_0_s1, 因为id（id都为0）相同，所以master port2端口为了符合AXI协议，该端口必须先接受来自s2的数据，后接收来自s1的数据。该示例为二阶死锁，当master和slave个数大于2时，也可以形成高阶死锁。由此，形成循环依赖，陷入死锁。
关于AXI总线deadlock，AHB性能讨论
cy413026的博客
12-29 2705
http://bbs.eetop.cn/viewthread.php?tid=354830
AXI bus matrix与跨4K拆分/deadlock
最新发布
cy413026的博客
04-16 275
为什么axi bus matrix没有成为soc内多master和多slave的互联总线？现在常用的都是nocaxi bus matrix都是corssbar拓扑结构？对于大型soc太过于复杂？
关于如何判断与解决deadlock的问题
445822357
11-04 540
当前应用时常会出现deadlock的alert记录，关于如何判断与解决deadlock的问题，有一些介绍性的文章值得阅读。 How to Identify ORA-00060 Deadlock Types Using Deadlock Graphs in Trace (文档 ID 1507093.1) 当Oracle检测到死锁后，会取消当前检测到死锁的SQL执行，并进行语句级回滚，...
【AXI死锁】
oldmoney
12-04 1500
7）AXI的死锁最主要的产生原因就是因为多主机和多从机的情况下产生的，即两个主机同时交错的向两个从机连续发送两包数据，但是由于路径长短的原因，后发送的地址先到达了，先发送的地址后到达了。（outstanding状态下地址可以连续发送，不用等待数据通道发送数据），接下来的数据发送是无法连续发送的，即必须发送头一个地址的数据，但是现在AXI从机只能接收后一个地址的数据，就导致发送的数据堵在从机门口，后一个地址的数据也无法进入innconnect队列，从而产生死锁。多主机多从机典型的蝴蝶结死锁。
死锁及其解决方法
Artisan_w
03-22 388
多个线程各自占有一些公共资源，并且互相等待其他线程的资源才能运行，而导致两个或者多个线程都在等待对方释放资源，都停止执行的情形。 这种情况在某个同步块同时拥有“两个或者两个以上对象的锁时同时发发生“时。 可以通过管程法或者信号灯法进行解决。 管程法是利用生产者消费者模式进行解决的，即如果两个线程分别作为生产者，消费者，他们共享一个资源，并且互相依赖，互为条件。对于生产者，在没有生产产品之前要通知消...
DesignWare DW_AXI的deadLock
cy413026的博客
03-21 3086
以下内容截至DW_AXI的databook 链接: https://pan.baidu.com/s/1UjmKEvmhpuLtYxY1i1_1SA 提取码: 245x 复制这段内容后打开百度网盘手机App，操作更方便哦 一.乱序引起的deadLock 二.multi-tile/Bidirectoral Deadlock ...
deadlock
ssmale的专栏
09-26 837
死锁形成的原因是不同进程所持有和申请的锁形成了一个环，出现死锁一般表明程序代码中有bug。 在Linux内核中，为了避免死锁，有几条措施： 1   spin lock获得后不会发生进程调度； 2   获取多把spin lock时，所有进程按照锁的地址大小顺序获取； 3   要使用多个锁的子系统中，对各种锁的使用会形成一个获取顺序的约定，（可参考mm/rmap.c） 4  Linux内核中
死锁问题
傻月菇凉的博客
08-11 2660
死锁产生的原因 进程管理是操作系统的核心，但如果设计不当，就会出现死锁问题。 死锁：由于多个进程共享资源而引起的进行不能向前推进的僵死状态（两个或两个进程因竞争资源而无休止的等待着其他进程释放已占有的资源）。 一个或多个进程产生死锁，就会造成系统死锁。 **A 1  A1A_1需要n 1 &amp
AXI协议规范超详细中文总结版
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HackEle的博客
07-13 2万+
AXI协议规范中文翻译版来源：https://github.com/lizhirui/AXI_spec_chinese综述本文参考分析整理总结了AMBA AXI and ACE Protocol Specification文档的AXI总线协议规范部分，错误之处欢迎指出。AMBA AXI协议支持高性能高频的系统设计，该协议拥有以下优点：适合高带宽和低延迟的设计不需要复杂的桥...
AXI协议的深入分析
08-20
cache缓存中的tilelink协议对比，文档中有各种分析以及波形展示。可以参考看下
AXI4-master源码分析
06-08
AXI4-master源码分析 AXI4-master源码分析 AXI4-master源码分析
synopsis axi vip user guide
08-07
synopsis axi vip user guide
AXI_AXI_
09-30
AXI总线协议在嵌入式中应用比较广泛，这是一份中文详解。
AXI4_master_slave源码对应分析
06-08
AXI4_master_slave源码对应分析 AXI4_master_slave源码对应分析 AXI4_master_slave源码对应分析
AMBA 总线协议-AXI 协议
CSDN我告诉你
01-06 1635
在握手过程中，还会用到 LAST 信号。为了防止死锁发生，信号之间要遵循一些规矩，举例来说，如上面提到的 READY 信号依赖 VALID 信号，但是 VALID 信号不能根据 READY 信号来判断是否数据已准备好，否则将会造成死锁。这里也体现了双向流控机制，发送方的 VALID 信号只要置高，再握手完成之前都不能置低，必须等到接收方 READY 信号置高。AXI 协议是基于 Burst 的，地址结构里声明了一些传输过程中需要的信号，如起始地址，burst 传输长度，传输模式等等。
IP AXI-INTERCONNECT
Matlab - Data_Reconstruction
03-04 1920
这个IP核是经常用到的，当我们在PL中增加某些IP核时，默认的选项是自动连接到processing_system_v7_0中，而选择这个后，会自动生成一个AXIINTERCONNECT将GP0或者GP1和IP核连接在一起，那么具体AXI-INTERCONNECT是做什么的呢？ 在赛灵思提供的官方文档PG059中，它是这样描述的： AXIInterconnect核心连接1个或者多个AXI内存...
【AXI】解读AXI协议双向握手机制的原理
weixin_43698385的博客
06-10 1万+
AMBA3与AMBA4协议中AXI双向握手机制的详细解读
axi4_master_slave源码对应分析
06-23
### 回答1： AXI4是一种高性能、高带宽的接口协议，在使用时会用到AXI4 Master和AXI4 Slave两个模块。对于AXI4 Master和AXI4 Slave的源代码对应分析，需要从两个模块的功能和架构入手。 AXI4 Master是连接处理器、DMA、FPGA以及其他数据源的主机总线接口，主要用于发送读/写事务请求，以及接收响应数据。其源代码的实现需要遵循AXI4协议的规定，包括发出READ/WRITE数据请求等操作。 而AXI4 Slave是连接存储器、FIFO、寄存器、设备控制器等外设的从机总线接口，主要负责响应AXI4 Master的读/写事务请求。其源代码的实现需要实现AXI4 Slave接口的各类功能，例如收到接收到READ/WRITE数据请求时进行响应的机制等。 总的来说，AXI4 Master和AXI4 Slave的源代码对应分析需要具有扎实的计算机系统结构基础、嵌入式系统开发经验及VHDL或Verilog语言编程技能。在使用时，需要遵循AXI4协议规定，进行必要的代码优化，以提高系统的性能和稳定性。 ### 回答2： AXI4是一种高性能、低功耗、低复杂度的总线协议，被广泛用于FPGA和SoC芯片中。在AXI4中，Master和Slave是两个重要概念，Master可以去向Slave发起读写请求，Slave提供相应的数据或状态返回。 在AXI4 Master Slave源码对应分析中，我们需要先了解AXI4协议的基本原理和结构。AXI4的数据传输包括地址、数据和控制信号三个部分。其中，地址和控制信号一般由Master控制发送，数据由Slave提供返回。Master和Slave之间的通讯可以通过总线信号实现，如时钟、使能、读写标志等。 在源码分析过程中，我们需要先理清楚设计的框架结构和各个模块之间的关系。一般来说，一个AXI4 Master Slave的设计包括Master和Slave两个主模块，以及一些必要的逻辑模块。Master可以是一个外部设备，如CPU，也可以是FPGA内部的逻辑模块；同样地，Slave也可以是一个外部设备，如存储器，也可以是FPGA内部的逻辑模块。在设计内部逻辑模块时，需要考虑合理的接口设计和信号传输方式，以充分利用AXI4协议的特点，实现高效稳定的数据传输。 在进行源码分析时，需要对每个模块的具体功能做详细的了解，如输入输出端口、状态寄存器、控制信号等。此外，还需要仔细考虑各个模块的时序要求，以避免数据传输时的不一致和错误。在分析过程中，可以借助FPGA开发工具的仿真功能，对源码进行模拟验证，以确保设计的正确性和可靠性。 总之，AXI4 Master Slave源码对应分析是一个相对较为复杂和细致的工作，需要对AXI4协议有深刻理解和丰富的实践经验，同时还需要熟练掌握FPGA开发环境和设计工具的使用。只有通过不断地实践和积累，才能在设计中发挥出AXI4协议的最大潜力，实现高性能、低功耗的数据传输。 ### 回答3： AXI4是ARM公司推出的一种高性能片上总线协议，支持多核、功耗优化、多带宽等特性，应用广泛。本文将对AXI4 Master和Slave源码进行分析。 AXI4 Master部分的源码是通用的，可以配置成读写、反悔等各种操作，实现起来比较简单。具体实现代码可以参考Xilinx公司提供的axi_master_burst.v文件。 AXI4 Slave部分的源码比较复杂，需要支持读写反悔各种操作，还要处理数据乱序、地址捕获等问题。通常是通过Finite State Machine（有限状态机）来实现AXI4 Slave端的逻辑。具体实现代码可以参考Xilinx公司提供的axi_slave_lite.v文件。 AXI4协议中的控制信号包括：地址、数据、控制、状态和辅助等。其中，地址信号用于指定操作的地址，控制信号用于指定读写类型等操作，状态信号用于反映操作是否完成，辅助信号提供了一些附加信息。 AXI4 Master和Slave源码是嵌入式系统设计中非常重要的实现部分，掌握其实现原理对于理解AXI4协议及其应用场景非常有帮助。

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