【AXI死锁】

已于 2024-01-28 17:31:44 修改
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分类专栏： FPGA 文章标签： 网络 服务器 linux fpga开发
于 2023-12-04 10:26:33 首次发布
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本文详细探讨了AXI协议中可能出现的死锁情况，包括单主机单从机和多主机多从机死锁的场景。分析了AXI4与AXI3协议的区别，指出不正确的使用bready信号、Xilinx IP核特性可能导致死锁。AXI通过burst和outstanding特性提高带宽，但需遵循地址与数据传输顺序。解决死锁的关键在于确保写地址结束后立即发送写数据，避免交错传输。Xilinx的AXI Interconnect IP通过'单个从机对应一个ID'规则防止死锁，但设计者仍需注意不同组件组合可能引发的问题。
摘要由CSDN通过智能技术生成

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单主机单从机死锁

  • AXI4没有WID，所以比较严格，即写数据通道的数据必须严格的按照写地址通道的数据顺序传送，比如AW通道发送ADDR0,ADDR1,ADDR2三笔写操作，每个写操作burst length=2，那么W通道的顺序在AXI4协议的规定下必须为：WDATA0_0,WDATA0_1,WDATA1_0,WDATA1_1,WDATA2_0,WDATA2_1;

  • AXI3协议WID，所以可以交织发送，时序比较灵活，但是第一帧数据必须按照写地址顺序来，即交织的第一帧数据必须按照写地址数据顺序来传输，同样上述的例子，AXI3的写数据通道就可以为WDATA0_0,WDATA1_0,WDATA2_0（前三个顺序不可以换）,WDATA0_1，WDATA1_1, WDATA2_1

如果违反了上述操作就会造成死锁

多主机多从机典型的蝴蝶结死锁

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JayKe
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在握手过程中，还会用到 LAST 信号。为了防止死锁发生，信号之间要遵循一些规矩，举例来说，如上面提到的 READY 信号依赖 VALID 信号，但是 VALID 信号不能根据 READY 信号来判断是否数据已准备好，否则将会造成死锁。这里也体现了双向流控机制，发送方的 VALID 信号只要置高，再握手完成之前都不能置低，必须等到接收方 READY 信号置高。AXI 协议是基于 Burst 的，地址结构里声明了一些传输过程中需要的信号，如起始地址，burst 传输长度，传输模式等等。
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