fpga秋招笔面试题精讲

最新推荐文章于 2024-10-15 16:00:14 发布

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文章标签： fpga开发

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一. 组合逻辑中的竞争与冒险

竞争：门电路的两个输入信号同时向相反的逻辑电平跳变（一个从1变为0，另一个从0变为1）的现象。竞争—冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象，即有竞争就存在冒险。注意：只要存在竞争现象，输出就有可能出现违背稳态下逻辑关系的尖峰脉冲

二. 消除毛刺的办法

1.组合逻辑输出加寄存器

D触发器 & 寄存器的概念

寄存器去除毛刺原理

去毛刺原理就是用一个寄存器去读带毛刺的信号，利用寄存器对输入信号的毛刺不敏感的特点（寄存器一般只在时钟跳变沿对输入信号敏感），去除信号中的毛刺。

2.信号同步法

信号同步法去除毛刺原理

设计数字电路的时候采用同步电路设计可以大大减少毛刺。由于大多数毛刺都比较短（大概几个纳秒），只要毛刺不出现在时钟跳变沿，毛刺信号就不会对系统造成危害了。因此一般认为，只要在整个系统中使用同一个时钟就可以实现系统同步。但是，时钟信号在 FPGA 器件中传递时是有延时的，我们无法预知时钟跳变沿的精确位置。也就是说我们无法保证在某个时钟的跳变沿读取的数据是一个稳定的数据，尤其是在多级设计中，这个问题就更加突出。因此，做到真正的“同步”就是去除毛刺信号的关键。所以同步的关键就是保证在时钟的跳变沿读取的数据是稳定的数据而不是毛刺数据。

信号延时同步

信号延时法，它的原理就是在两级信号传递的过程中加一个延时环节，从而保证在下一个模块中读取到的数据是稳定后的数据，即不包含毛刺信号。这里所指的信号延时可以是数据信号的延时

状态机控制

使用状态机也可以实现信号的同步和消除毛刺的目的。在数据传递比较复杂的多模块系统中，由状态机在特定的时刻分别发出控制特定模块的时钟信号或者模块使能信号，状态机的循环控制就可以使得整个系统协调运作，同时减少毛刺信号。那么只要我们在状态机的触发时间上加以处理，就可以避免竞争冒险，从而抑制毛刺的产生。

3.格雷码

可靠性编码

因为虽然二进制码可以直接由数/模转换器转换成模拟信号，但在某些情况，例如从十进制的 3 转换为 4 时二进制码的每一位都要变，能使数字电路产生很大的尖峰电流脉冲。而格雷码则没有这一缺点，它在相邻位间转换时，只有一位产生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。

三.格雷码与二进制码的转换

1. 二进制码转格雷码

四. 时序分析的基本概念

1.时序 & 时钟

2. 时钟抖动（Clock Jitter）

不理想的时钟波型

时钟抖动，英文名叫做 Clock Jitter，是相对于理想时钟沿实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动时钟脉冲宽度发生暂时变化，也就是 Tcycle（时钟周期）或大或小。

3. 时钟偏差（Clock Skew）

时钟偏差，Clock Skew，是指同一个时钟域内的时钟信号到达数字电路各个部分（一般是指寄存器）所用时间的差异。当信号传输的目标寄存器在接收寄存器之前捕获正确的时钟信号，电路发生正偏差。

反之，当信号传输的目标寄存器在接收寄存器之后捕获正确的时钟信号，电路发生负偏差。

4. 时钟不确定性（Clock Uncertainty）

时钟的不确定性主要是由 Clock Skew 和 Jitter 构成。 Clock Uncertainty = Clock Skew + Clock Jitter 一般标准的时序约束文件中，都需要加 Clock Uncertainty 的约束，这个约束是为了让时序分析更贴近真实的电路设计。对于 Uncertainty 的设置，每种工艺，或者每种设计来说，都不尽相同。一般来说，频率较高的时钟，我们可以设置相对较小的 Clock Uncertainty；而频率较低的或者经过分频的时钟，我们可以把 Clock Uncertainty 加大一些。

5. 建立时间和保持时间

建立时间，英文名字 Setup Time，缩写是 Tsu，即在时钟上升沿之前数据必须稳定的最短时间。保持时间，英文名字 Hold Time，缩写是 Th，即在时钟上升沿之后数据必须稳定的最短时间。 Tsu 和 Th 若不满足，数据可能进入寄存器，也就是说寄存器的数据采样会失败，导致的结果就是亚稳态。