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使用ISE14.7 IMPACT进行烧录时出现闪退、ID CHECK失败的问题
使用ISE14.7 IMPACT进行烧录时出现闪退、ID CHECK失败的问题原创 2022-06-02 09:33:05 · 10168 阅读 · 5 评论 -
在调试FPGA的过程中遇到的一些时序问题
1、关于过时钟约束当遇到时序分析报告没有报错,但是怀疑使用的时钟频率可能存在某些问题时,此时可以增高所用工作时钟的频率来再次综合(此处可以理解为时序分析变的更严格了),查看综合后的结果,进一步分析问题;此种方式是作为一种调试手段来使用。2、关于异步时钟约束其中include_generated_clocks的意思是找到sys_clkp下的所有的衍生时钟,下面两句话效果一样(clkout0 clkout1 clkout2 clkfbout_1是由sys_clkp衍生出来的)set_clock_grou原创 2021-09-27 09:17:29 · 3779 阅读 · 1 评论 -
如何在没有原工程的情况下,利用vivado将bit文件转化成bin文件
如果你手上只有bit文件,没有源工程的情况下,如何利用vivado把bit文件转化成bin烧写到flash里面去呢,下面分享一个小方法:1、先将bit程序烧入板子中2、Tools >> Generate Merory Configuration3、红色箭头处需更改(从上到下依次为):选择bin、选择memory大小、选择bin保存的位置、选择接口、读取bit文件、bit文件的位置我的fpga全部资料和笔记全部都在这里哦(欢迎浏览查看):https://blog.csdn.net/w原创 2020-11-23 19:10:33 · 5892 阅读 · 0 评论 -
fpga/嵌入式硬件初级工程师必备链接(不定时更新)
因为刚开始做FPGA这一块,工作不久,把遇到的好一些的资料整理下来,不定时更新,方便自己查看的同时,希望能给大家带来帮助,如果觉得有用的话请给个赞,谢谢。1、工具使用类:示波器使用方法:https://wenku.baidu.com/view/ed1d50276ad97f192279168884868762caaebb01.htmlISE中ChipScope使用教程https://www...原创 2020-03-29 12:34:12 · 6096 阅读 · 17 评论 -
几乎所有的版本、期限最长功能最多的Vivado的license文件
INCREMENT VIVADO_HLS xilinxd 2037.05 permanent uncounted AF3E86892AA2 VENDOR_STRING=License_Type:Bought HOSTID=ANY ISSUER=“Xilinx Inc” START=19-May-2016 TS_OKINCREMENT Vivado_System_Edition xilinxd...原创 2019-09-09 23:23:17 · 14707 阅读 · 1 评论 -
ISE/Vivado调试过程中经常遇到的几种warning,以及解决办法,一些verilog使用技巧
由于最近已经也刚刚接手项目,遇到特别多的问题,所以把遇到的问题记录一下,自己学习的同时,把过程分享出来,希望对大家有一定的帮助,共同进步。下面就是ISE调试过程中经常遇到的几种warning,以及解决办法,自己整理成文档,以供参考:1、Redeclaration of ansi port XX is not allowed“不允许重新声明ansi端口XX”。出现的原因是在程序中声明了两......原创 2019-09-02 18:30:42 · 80533 阅读 · 10 评论 -
xilinx 的FFT IP核的使用手册及仿真结果,matlab仿真结果对比,适合初学者学习
1、FFT的IP核的信号分析clk:时钟信号,上升沿有效start:FFT的启动信号,高电平有效。当此信号变高时,开始输入数据,随后直接进行FFT转换操作和数据输出。一个STATRT脉冲,允许对一帧进行FFT转换。如果每N个时钟有一个START脉冲或者START始终为高,则都可以连续进行FFT。如果在最初的START前还没有fwd_inv_we、scale_sch_we信号,则START变高以...原创 2019-08-24 10:13:15 · 7728 阅读 · 2 评论 -
不使用加减号,使用verilog实现多位加法器功能
如何在不使用加减号的情况下,用verilog实现多位加法器的功能呢?其实这一道FPGA面试的的题目,原理很简单,希望能对即将毕业想从事FPGA的小伙伴能起到一定的帮助(大马猴表示想和很多小伙伴交流共同成长)。拿到这道题的时候首先想到不用加减号,那沾边的可能是“异或”,或者是“移位”,因为在编写verilog时候若出现乘法(除法)的时候,是通过移位实现的。举个例子:a10(表示的是a与1...原创 2019-07-17 21:44:27 · 1655 阅读 · 1 评论 -
精简指令集程序内置CPU设计(8位和16位)
作者:大马猴一、精简指令集程序内置CPU设计 1.1 设计需求 1.2 指令集设计 1.2.1 指令结构 1.2.2 指令码表 1.3 顶层设计 1.4 顶层架构(FSMD) 1.5 数据通道部分架构(Datapath) 1.6 控制器设计 1.6.1 取指周期 1.6.2 运算指令(ADD, SUB, AND, NOT, INC, DEC) 1.6.3 立即数指令(IMM...原创 2019-05-25 21:23:46 · 4262 阅读 · 3 评论 -
图像转mif文件的操作步骤
图像文件转mif步骤说明1.使用imaeg2LCD工具将图象文件转成.bin文件。a)点击打开按钮选择待转换的图像文件。b)选择输出灰度为256色,不选择包含图象头数据,调整最大宽度和高度。c)点击保存按钮生成.bin文件。2.使用BmpToMif工具将.bin文件转换成.mif文件。a)切换数据文件标签页下。b)使用打开文件按钮找到源文件,将字长改为8c)点击生成Mif文件按钮...原创 2019-05-04 12:25:43 · 4814 阅读 · 1 评论 -
双时钟FIFO设计例子
2.2.1 顶层设计2.2.2 顶层架构2.2.4 安全FIFO访问1.最小满用量MinUsedwFull=32.最小空用量MinUsedwEmpty=32.2.5 读握手的算法流程图ASM Charts2.2.6 写握手的算法流程图ASM Charts代码只是对上述逻辑图进行语言描述,由于文件太多,贴上来不方便,下面留上链接,自行下载。用的开发环境是quartues,仿真...原创 2019-05-04 12:13:12 · 1170 阅读 · 0 评论 -
uart异步串行收发器 设计报告
目录一、设计需求 二、顶层设计 三、顶层架构 四、发送器线性序列机(线性链状态机)设计 五、接收器线性序列机设计一、设计需求1.一个具有接收发送流缓存的异步串行收发器2.流缓存深度256,数据宽度83.异步串行收发器波特率96004.采用EIA建议,收发器时钟uart_clk为16倍波特率(16*9600=153.6K Hz)5.UART编码:1个启始位,8个信息位,0个奇偶...原创 2019-04-10 21:54:39 · 804 阅读 · 0 评论 -
基于fpga的dds设计报告
dds设计报告大马猴2019-3-31版本目录:版本 :V1.0 作者: 大马猴 说明 :初版 备注一.dds设计需求首先使用matalab生成可供ROM初始化的mif文件,能够提供方波、锯齿波、三角波、正弦波。通过四个不同的按键,可以实现切换波形的类型、增加波形的频率、减小波形的频率、增加振幅,四种功能。另外,每次按键按下,蜂鸣器响一声进行响应。数码管作为显示模块...原创 2019-03-31 15:39:26 · 1981 阅读 · 1 评论 -
FPGA研发心得~~转
FPGA是个什么玩意?首先来说:FPGA是一种器件。其英文名 feild programable gate arry 。很长,但不通俗。通俗来说,是一种功能强大似乎无所不能的器件。通常用于通信、网络、图像处理、工业控制等不同领域的器件。就像ARM、DSP等嵌入式器件一样,成为无数码农码工们情感倾泻而出的代码真正获得生命的地方。只不过,一样的编程,却是不一样的思想。嵌入式软件人员看到的是C。而...转载 2019-03-29 21:47:57 · 1937 阅读 · 0 评论