不使用加减号,使用verilog实现多位加法器功能
如何在不使用加减号的情况下,用verilog实现多位加法器的功能呢?其实这一道FPGA面试的的题目,原理很简单,希望能对即将毕业想从事FPGA的小伙伴能起到一定的帮助(大马猴表示想和很多小伙伴交流共同成长)。拿到这道题的时候首先想到不用加减号,那沾边的可能是“异或”,或者是“移位”,因为在编写verilog时候若出现乘法(除法)的时候,是通过移位实现的。举个例子:a10(表示的是a与1...
原创
2019-07-17 21:44:27 ·
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