verilog编写的自动售货机，使用状态机实现。

基于verilog的自动售货机，平台为：quartues，仿真：altera-modelsim。
项目要求利用FPGA实现自动售货机的核心控制部分。说明如下：
1.核心控制部分的时钟输入为50MHz。
2.外部复位输入为低电平有效的复位。
3.自动售货机能够输入的钱数只有0.5元和1元，辅助设备将以脉冲的形式提供给核心控制部分（脉冲宽度为50MHZ的一个时钟周期）。
4.当输入的钱数刚好等于2.5元（只卖一种水，水的价格为2.5元）时，输出水。如果输入的钱数为3元，则输出水的同时，找回0.5元。
5.输出水和找零用一个时钟周期的脉冲表示即可。

经过仔细分析上述要求，得出以下顶层架构。：

在本设计中，采用状态机的方式实现。共分为5个状态，分别为：ZERO、HALF、ONE、ONE_HALF、TWO。状态转移图如下：

上代码：

testbench产生的波形图：

测试代码在我主页里面可自行下载，欢迎各位老铁批评指正。
https://download.csdn.net/download/weiyunguan8611/11014698

另外我的fpga的全部资料和笔记在这里哦（欢迎浏览查看）：https://blog.csdn.net/weiyunguan8611/article/details/100934712