Cadence Capture&PCB Editor&SIP设置注意点

1. capture 设置footprint 名称:

        与AD不同capture不会去找封装路径，而是直接生成网络表，导入editor时由allegro去寻找封装，（所以capture画原理图时需要设置footprint名称与封装名称一致）封装路径设置位置：Setup - User Preferences - Path - Library设置padpath/psmpath.

     (注意：板层名称也要一致，例如，DIE建立封装是新建DIE层，画板子时新建WB层，则不能正确导入.)

 

2. 设置约束规则：

        打开设置界面路径：Setup - Contraints - Constraint Manager;

        打开约束管理器后会发现里面包含6大分支设置，按常用顺序依次为Physical,Spacing,Electrical,其他几项普通layout不需要设置；

        涉及高速信号布线，可能需要设置差分信号线或等长线，

 

 

3. 如果在pcb layout时感觉丝印或其他文字字号不合适，可以调整字号，设置路径在：Setup - Design Parameters - Test.

 

4. 设置DIE所在层：

        例如可能导入封装时DIE所在层不在需要的层，可以通过路径设置变更DIE所在层：Edit - Die Stack - Dies - Die Placement - layer.

 

5. 设置各图层显示

        Display - color/Visibility : 隐藏Pin number = Component Geometry;隐藏丝印 = Component;

PS: Conductor  设置走线、过孔、各层等的显示；

       Substrate Geometry  设置基板相关显示；

       Component Geometry   设置元件相关显示；

        Bond Wire Profiles    设置金线显示；

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