FPGA小技巧 - 缩减运算符

reg[1:0] cnt_baud;
always@(posedge outClk0, negedge SysRst0)begin
    if(!SysRst0)begin
        cnt_baud <= 2'b0;
    end
    else if(&cnt_baud == 1'd1)begin
        cnt_baud <= 2'd0;
    end
    else begin
        cnt_baud <= cnt_baud + 1'd1;
    end
end

缩减运算符：&

上面代码出现&cnt_baud==1’d1 ，意思为1‘d1 == cnt_baud[0] & cnt_baud[1]；

再比如：

reg [3:0] B;
reg C;
C = &B;

相当于：

C =( (B[0]&B[1]) & B[2] ) & B[3];