jsomin的博客

原创 FPGA学习日记（7） 阻塞赋值与非阻塞赋值

补发 FPGA学习日记（7） 阻塞赋值与非阻塞赋值

原创 filp 同步复位 异步复位

代码filp

原创 补发 FPGA学习日记（5） 全加器

补发 FPGA学习日记（5） 全加器

原创 FPGA学习日记（3） 译码器

补发 FPGA学习日记（3）译码器

原创 补发 FPGA学习日记（4） 半加器

补发 FPGA学习日记（4） 半加器

原创 FPGA学习日记（2） mux2_1 多路选择器

补发 FPGA学习日记（2） mux2_1 多路选择器

原创 FPGA 学习日记（1） 点亮一个led

补发 FPGA 学习日记（1） 点亮一个led

原创 FPGA学习日记（19）--IP核

module pll( input wire sys_clk , output wire clk_mul_2 , output wire clk_div , output wire clk_pha_90 , output wire clk_duc_20 , output wire locked ); pll...

原创 FPGA学习日记（18）--数码管动态显示

数据生成模块module data_gen#( parameter CNT_MAX = 23'd4999_999 , parameter DATA_MAX = 20'd999_999 )( input wire sys_clk , input wire sys_rst_n , output reg [19:0] data ...

原创 FPGA学习日记（17）--数码管静态显示

第一个功能模块module seg_static#( parameter CNT_MAX = 25'd24_999_999)( input wire sys_clk , input wire sys_rst_n , output reg [5:0] sel , output reg [7:0] seg );reg [24:0] cnt;...

原创 FPGA学习日记（16）--无源蜂鸣器驱动

原创 FPGA学习日记（15）--状态机（投币（一元、五角）出可乐（2.5）找零五角）

FPGA学习日记（15）--状态机（投币（一元、五角）出可乐（2.5）找零五角）

原创 FPGA学习日记（14）--状态机（投三个币出可乐）

状态机

原创 FPGA学习日记（13）--呼吸灯

module breath_led#( parameter CNT_1S_MAX = 10'd999 , parameter CNT_1MS_MAX = 10'd999 , parameter CNT_1US_MAX = 6'd49 )( input wire sys_clk , input wire sys_rst_n , output reg led_out);reg [9:0] cnt_1s;...

原创 FPGA学习日记（12）--流水灯

module water_led#( parameter CNT_MAX = 25'd24_999_999)( input wire sys_clk , input wire sys_rst_n , output wire [3:0] led_out);reg [24:0] cnt;reg cnt_flag;reg [3:0] led_out_reg;//计数器always@(posedge sys_clk or...

原创 FPGA学习日记（11）--触摸按键控制led灯

module touch_led( input wire sys_clk , input wire sys_rst_n , input wire touch_key , output reg led);reg touch_key_1;reg touch_key_2;wire touch_flag;//边沿检测always@(posedge sys_clk o...

原创 FPGA学习日记（10）--按键消抖

module key_filter#( parameter CNT_MAX = 20'd999_9999)( input wire sys_clk , input wire sys_rst_n , input wire key_in , output reg key_flag);reg [19:0] cnt_20ms ;always@(posedge sys_clk or neg...

原创 FPGA学习日记（9-2）分频器--奇分频

FPGA学习日记（9-2）分频器--奇分频

原创 FPGA学习日记（9-1） 分频器——偶分频

module divider_six( input wire sys_clk, input wire sys_rst_n, output reg clk_out);reg [1:0] cnt;always@(posedge sys_clk or negedge sys_rst_n)//使用异步复位 if(sys_rst_n == 1'b0) cnt <= 2'd0; else if(cnt == 2'd2) ...

原创 FPGA学习日记（8） 计数器

计数器结构时钟频率为50MHz需要计数到M-1，波形图如果计数到M/2-1，波形图两种区别在于计数器的位宽，计数到M/2-1需要用到的位宽比M-1少一位，更可以节约资源。`timescale 1ns/1nsmodule tb_counter();reg sys_clk,reg sys_rst_n,wire led_out;initial begin sys_clk = 1'b1; sys_rst_n &lt...

原创 FPGA学习日记（6）同步复位与异步复位

同步复位就是指复位信号只有在时钟上升沿到来时，才能有效module flip_flop( input wire sys_clk, input wire sys_rset_n, input wire key_in, output reg led_out);always@(posedge sys_clk )//上升沿,同步复位 if(sys_rset_n == 1'b0) led_out<= 1'b0; else

原创 FPGA学习日记（7） 阻塞赋值与非阻塞赋值

零基础开始入门学习FPGA，记录学习心得