Verilog语法学习——LV2_异步复位的串联T触发器

LV2_异步复位的串联T触发器

题目来源于牛客网

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题目

题目描述：

用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图：

信号示意图：

波形示意图：

输入描述：

输入信号 data, clk, rst
类型 wire
在testbench中，clk为周期5ns的时钟，rst为低电平复位

输出描述：

输出信号 q
类型 reg

代码

//用verilog实现两个串联的异步复位的T触发器的逻辑
`timescale 1ns/1ns
module Tff_2 (
	input wire data, clk, rst,
	output reg q  
);
//*************code***********//
//写两个T触发器 ：上升沿 Q*=Q'
	reg q0;
	always @(posedge clk or negedge rst) begin
		if(!rst)
			q0 <= 1'b0;
		else if (data)
			q0 <= ~q0;
	end
	
	always @(posedge clk or negedge rst) begin
		if(!rst)
			q <= 1'b0;
		else if (q0)
			q <= ~q;
	end
	
//*************code***********//
endmodule