Tessent STIL pattern type

1、basic pattern

        常规pattern，capture过程进行一次force PI、一次measure PO以及一次capture（一个clock pulse）。

2、clock_sequential

        指capture过程有多个clock pulse的pattern类型。

        在针对transition故障类型的pattern中，capture过程会有两个及以上的clock pulse，此时的pattern类型就为clock_sequential。

        当故障类型为stuck-at时，正常来说capture过程只需要一拍，即一个clock pulse就可以了，但这是full-scan的情况，即设计中所有寄存器都上链。当设计中存在non-scan的寄存器时，比如PMU（低功耗设计）模块和CRG（时钟相关）模块内的寄存器，这些寄存器并不上链，如果capture过程仅有一拍，那么这些寄存器可能会出现x值。因为PI的值还来不及传输到更深的时序深度的non-scan寄存器，同样也来不及传输到相应的链上寄存器的输入端，进而被采集到。

        事实上，clock-sequential的pattern在capture时会进行两次的force PI，第一次是为了让non-scan的寄存器有确定值，而非X态，第二次才是要capture的值。而在两次force PI之间就是用于穿透多层non-scan寄存器的多个clock pulse。在第二次force PI后进行measure PO，然后进行一拍的capture过程。

        因此，stuck-at故障时，clock_sequential的pattern在capture过程中可以说有多个clock pulse，也可以说仅有一个clock pulse。

        图片摘自@旺旺脆兵兵

Tessent scan&ATPG (5) Additional test pattern types_non-scan-CSDN博客

3、ram_sequential

        这种pattern的目的是为了使故障可以穿透RAM进行传播，并且能够彻底地测试RAM周围的电路。因为常规情况下RAM被视为黑盒，其周围的逻辑不可测，包括RAM的端口。而ram_sequential pattern通过多次load、force PI以及clock pulse使得故障可以穿透RAM本身，传播到输出端口附近的逻辑，使得这部分逻辑可测。

        ram_sequential分几个步骤，如下所示：

        1. load scan cell

        2. force primary inputs

        3. pulse write line

        4. repeat steps 1 through 3 for a different address

        5. load scan cells

        6. force primary inputs

        7. pulse read lines

        8. load scan cells

        9. force primary inputs

        10. measure primary outputs

        11. pulse capture clock

        12. unload values from scan cells

        例子：检测地址最高位的stuck-at 1故障

        1、写入数据1110到地址1000。

        2、写入数据0111到地址0000，由于地址最高位存在stuck-at 1故障，因此无法将0111写入到地址0000，而是覆写了地址1000的内容，即地址1000的内容变为了0111。

        3、读出地址1000的内容，会发现并非最初读入的1110，而是0111，判定地址最高位存在stuck-at 1故障。

        stuck-at 0故障类似。

4、multi_load

        常规pattern，load过程只执行一次，而multi_load pattern允许load多次，类似于ram_sequential pattern。如果用于RAM 测试，那么最少要求四个时序深度。

Multi-load pattern分下面几个步骤:

1. load_scan chain
2. Force PI
3. Pulse sequential read/write
4. 根据需要repeat steps 1-3 or 2-3
5. apply capture cycle
6. unload scan chain

5、clock_PO

        当存在clock到PO的通路时应用这种pattern，即clock到PO之间没有寄存器，仅有组合逻辑。在常规pattern中，force PI以及measure PO时时钟是关闭的，但如果存在这种时钟到PO的通路，就要在force PI和measure PO的过程中保持时钟打开，以检测这之间的故障。在tessent手册中，标明这种pattern将在新版中弃用。