芯片设计中latch的使用

一般意义上讲，在芯片设计中，Flip-Flop特指D触发器，Latch指锁存器。其最大的区别在于，触发器是边沿触发，锁存器则是电平触发。从面积大小来看，触发器的面积要比锁存器大很多，但一般在设计中希望尽可能减少latch的产生，原因主要在于电平触发对于毛刺等的敏感性过高。相比之下，触发器只在触发时进行数据的存储，在电平阶段，输出数据与输入端没有关系，稳定性和可靠性较高。
 

坏处

           1）功能仿真结果和后仿不符；
            2）出现无法测试的逻辑；
            3）逻辑工作不稳定，特别是latch部分对毛刺异常敏感；
            4）某些及其特殊的情况下，如果出现正反馈，可能会导致灾难性的后果。（出现正反馈导致高频振荡，最后导致芯片过热炸掉）
好处

latch有弊就一定有利。在FPGA的LE中，总存在一个latch和一个D触发器，在支持DDR的IOE（IOB）中也存在着一个latch来实现DDIO。不过在我们平时的设计中，对latch还是要尽可能的敬而远之。

对于不能采用latch的原因里，不能采用异步复位应该不对，现在已经的lib是有异步服务的latch的，dc的手册里甚至指导了什么HDL会生成什么latch，是包括了异步复位的latch。还有带来额外的额外的延时，latch能做timing borrow，能retiming，用latch做PPA 优化延伸出来pulsed－latch、两相时钟的latch设计、主从时钟的latch设计，甚至还有三相时钟的latch设计等等。会导致工具的分析困难、毛刺倒是真的。