我在进行FPGA设计的时候遇到了这样的一个问题,找了很久也没有答案
Error (10219): Verilog HDL Continuous Assignment error at divider_five.v(45): object “clk_out” on left-hand side of assignment must have a net type
这是我的第45行代码
assign clk_out = (cnt1 | cnt2);
反复查找后依然没发现任何问题
最后怀疑是他的变量类型除了问题
module divider_five
#(
parameter CNT_MAX=3'd4
)
(
input wire sys_clk