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分类专栏： fpga process 文章标签： fpga开发

于 2022-02-10 18:54:34 首次发布

本文链接：https://blog.csdn.net/xindongpai/article/details/122859155

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opencl基本介绍
opencl B站视频
格雷码与二进制的关系
CPLD 与或阵列可编程基于乘法器和加法器
wire 线网型变量定义后未使用，为高阻态Z；reg寄存器变量定义后未被使用为不定态X。
quartus产生的编程文件.sof 配置到SRAM，通过sof配置LE的逻辑；pof文件转换为.jic文件配置到flash中
锁存器和触发器的异同。同：时序逻辑器件、存储电路；异：锁存器电平触发、触发器边沿触发
if-else与case语句的区别：if-else有优先级，是多路选择器；而case无优先级本质上是译码器。尽量用case语句。
Verilog与C中for：Verilog将相应的模块复制多块。for循环在generate endgenerate模块中使用较多。经常例化加法器、乘法器。
D触发器原理，建立时间、保存时间所存功能
电路中器件门电路延迟时间因素–器件的工艺相关
实验：按键1控制四个led 1s 由暗到亮，然后从亮到暗；按键2控制四个led 3s由暗到亮，然后从亮到暗。
建立时间是在时钟事件发生之前数据信号应保持稳定的最短时间，以便时钟能够可靠地对数据进行采样。这适用于触发器的同步输入信号。
保持时间是在时钟事件发生之后数据信号应保持稳定的最短时间，以便时钟能够可靠地对数据进行采样。这适用于触发器的同步输入信号。