关于verilog中的有符号算数

  很多初学者总在纠结verilog的的有符号数代表的是原码还是补码。其实很简单，写个简单的半加器验证一一下就知道了。如半加器的源代码如下：

module Adder(
a,
b,
out);

input signed [3:0] a,b;
output  signed [5:0] out;

assign  out = a + b;

endmodule

测试平台如下：

//--------------------------Adder_tb.v-------------------------------
`timescale  1ns/1ns


module Adder_tb;
reg signed [3:0] a,b;
//reg   [3:0] b;