数字后端学习
小白后端学习进阶中
荨然
学无止境,记录输入与输出!
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秋招合集-数字后端
数字后端秋招合集原创 2022-11-14 20:04:44 · 3520 阅读 · 1 评论 -
CMOS反相器的版图、剖面图和电路图
CMOS反相器的版图、剖面图和电路图原创 2022-09-04 16:44:49 · 11522 阅读 · 0 评论 -
【Robust Verification——OCV】
原创 2022-05-02 20:46:50 · 229 阅读 · 0 评论 -
特殊时序分析检查
1、组合逻辑为多周期延迟时一般默认的hold的capture edge是setup capture edge的前一个上升沿。2、组合逻辑为半周期延迟时一般电路中setup非常好修,hold特别难修。因此采用半周期路径比较好,setup比较紧,hold特别松。3、set_false_path命令中,使用through时会使得静态时序分析变得复杂,因此尽量少使用。set_false_path -from[get_clocks clockA]-to [get_clocks clockB]相较于原创 2022-04-20 15:26:02 · 522 阅读 · 0 评论 -
天线效应与预防措施
教你轻松玩转天线效应转载 2022-04-19 14:59:00 · 750 阅读 · 0 评论 -
STA环境
STA环境只要是对约束的精确设定,包括时钟、IO时序特征以及一些时序路径等设置。注意:STA只能针对同步电路,对异步电路是无能为力的。下面主要讲述create_clock、clock_generate_clock、create_clock主要用来设置时钟源端。create_clock_uncertainty包含了jitter和其他悲观因素。约束条件更加严苛,使得电路更加稳健。在时序分析中,悲观就是安全。source latency的min max设置可分别应用于setup与ho.原创 2022-04-08 16:43:01 · 808 阅读 · 0 评论 -
标准库文件
工艺库有db文件和lib文件,db是打不开的,lib是打得开的。以反向器为例,时序弧上的延迟由两个因素影响,负载越大,延迟越大;输入转换时间越大,延迟越大。随着工艺更加先进,线性模型更加不准确,非线性模型是由二维查找表构成的。当数据不在查找表表项中计算方式slew_derate_from_library参数的意义,实际采取饿阈值可能是30-70,但是库中的范围是10-90,这个时候就需要设置slew_derate_from_library=0.5.k库操作一般是在当实际情况与库中.原创 2022-04-08 15:02:45 · 1659 阅读 · 2 评论 -
MUX2:1与MUX4:1的代码(源自于NV-ASIC Physical design笔试题目)
MUX2:1实现二选一选择器功能module MUX2_1( input x0, input x1, input sel, output y0, reg y0_out);always(*) begin case(sel) 1'b0:y0_out=x0; 1'b1:y0_out=x1; default:y0_out=x0; endcase endassign y0=y0_out原创 2022-04-06 19:18:52 · 2293 阅读 · 0 评论 -
数字后端中的常用命令
report_timing -all_violation:打印所有的timing drv违例信息。补充:DRV设计规则违例、DRC设计规则检查原创 2022-03-28 21:16:33 · 1108 阅读 · 0 评论 -
数字集成电路(第二章)导线与传输线模型
传输线模型原创 2022-03-23 10:12:35 · 3468 阅读 · 3 评论 -
数字集成电路学习(第一章)
数字电路设计的抽象模型:器件级DEVICE——电路级CIRCUIT——门级GATE——模块级MODULE——系统级SYSTEM门阵列与门海:门阵列(GA Gate Array)是布线通道阵列,门海(SOG sea of gate)是无通道阵列,可以将没有利用的逻辑门作为布线区,而没有指定固定的布线通道,以此提高布线的布通率。可编程器件:PAL CPLD FPGASOC:ystem on a chip 将完整计算机所有不同的功能块一次直接集成于一颗芯片上。有多个MPU DSP MCU或者复合的原创 2022-03-21 21:55:45 · 1212 阅读 · 0 评论 -
【EM(electron migration)】
原创文章:EM现象出现的原因及解决办法定义:金属线上允许通过的最大电流是有限的,过大的电流会使金属连线断裂,导致芯片失效,这种现象叫作EM现象。过大的长期电流导致金属阳离子在正极堆积,形成小丘或突起,在阴极容易出现空洞。特别的在高温条件下,金属离子比较活泼,电子容易推动这种迁移。这种迁移会导致短路或者断路。(也就是说电流和温度会影响EM效应)原因——解决方法:单元驱动能力大,虽然可以驱动更大负载和更长的金属连线,但是会导致电流大。——换用驱动能力更小的单元互连线长度过长,导致电阻大,带来的热转载 2022-03-19 10:16:24 · 1844 阅读 · 0 评论 -
DC(design compiler)
逻辑综合(design compiler篇)转载 2022-03-18 16:41:43 · 183 阅读 · 0 评论 -
latch&timeborrowing&Lookup latch
原创文章latch(锁存器),电路图结构如下当 E = 1 时,latch直传(transparent),D端信号的变化会即时反应在Q端;当 E = 0 时,latch关断(closed),Q端保持关断瞬间D端的值。设计中使用Latch的好处是,相比寄存器的面积更小,功耗更低,可以从后级电路进行time borrowing,更容易满足setup time,然而坏处是STA分析不会那么直接,下面我们就看看引入了Latch的Timing Path如何分析。Timing borrowing由于锁转载 2022-03-18 19:10:13 · 1743 阅读 · 1 评论