STA环境

STA环境只要是对约束的精确设定，包括时钟、IO时序特征以及一些时序路径等设置。
注意：STA只能针对同步电路，对异步电路是无能为力的。

下面主要讲述create_clock、clock_generate_clock、



create_clock主要用来设置时钟源端。
create_clock_uncertainty包含了jitter和其他悲观因素。约束条件更加严苛，使得电路更加稳健。

在时序分析中，悲观就是安全。

source latency的min max设置可分别应用于setup与hold.
时钟树综合之前的latency是非常不精确的，但是在PR之后是比较精确的，使用set_propagated_clock去获取latency

这里的CLKP被称为master clock.
两个时钟之间如果有生成关系，设置时一定要设置为generate_clock，否则都设置为master clock的话，容易被当成非同步时钟，进而导致STA分析结果。

但是当生成的时钟与原来的时钟之间并没有什么关系，可以直接设置master clock。如下所示。



通常上述一些时钟的设置是针对于R2R的时序路径，但是针对于其他的时序路径，便需要对input delay和output delay进行设置。




路径组的判断是通过对路径终点的时钟进行判断属于哪个路径组。

输入输出的额外属性：
drive设置的是电阻值，电阻值越小，驱动能力越大。



list是列表，collection是库。
定义时指定transition更加直接，可以直接设定。


不设置的话，默认值是0。


一般设置的约束会比库里的约束小一些，这样更加严苛。
设置虚拟时钟对input port和output port进行定义，创建虚拟时钟不需要绑定任何端口，这是区别于普通时钟的地方。
**使用虚拟时钟的原因：**如果不设置虚拟时钟的话，在设置输入延迟和输出延迟的时候，参考时钟都是同一个时钟，但是输入路径和输出路径的情况不一定是相同，比如时钟频率不同或者latency不同。

那么这个时候就应该分别考虑各自的实际情况来选择设置输入输出延迟的参考时钟，显然此时共用一个时钟是不行的，因为如果给参考时钟添加latency，势必会对两者都产生影响。那么就需要新建一个虚拟时钟作为参考时钟，然后根据自己路径上的实际情况给虚拟时钟添加latency或做一些其他的设置。
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下面四条指令约束使得时序变得 很精确。

做静态时序分析时，将引脚确定为0，只对TEST模式下进行分析。


对非时序路径不进行分析，可以减小PT的运行时间。



在SDC内有说明，并且SDC需要前端和后端工程师共同书写。