串行化:将原来耗用资源巨大、单周期内完成的并行执行逻辑块分割,提取出相同的逻辑块,再时间上利用该逻辑块,用多个时钟周期完成相同的功能。
速度换面积。
如要完成
out=a0b0+a1b1+a2b2+a3b3;
正常写法和并行写法看文章
fpga的流水线设计(Pipeline Design)、并行处理
串行化
module head(
input clk,
input start,
input [7:0] a [2:0],
in
串行化:将原来耗用资源巨大、单周期内完成的并行执行逻辑块分割,提取出相同的逻辑块,再时间上利用该逻辑块,用多个时钟周期完成相同的功能。
速度换面积。
如要完成
out=a0b0+a1b1+a2b2+a3b3;
正常写法和并行写法看文章
fpga的流水线设计(Pipeline Design)、并行处理
串行化
module head(
input clk,
input start,
input [7:0] a [2:0],
in