串行化

本文探讨了串行化技术在FPGA设计中的应用,通过将原本资源消耗大的并行逻辑转换为时间上的复用,用多个时钟周期完成相同功能,从而节约资源。虽然速度减慢,但该方法提供了面积效率的提升。内容包括串行化的优势、与并行处理的对比,以及如何在FPGA中实现流水线设计。
摘要由CSDN通过智能技术生成

串行化:将原来耗用资源巨大、单周期内完成的并行执行逻辑块分割,提取出相同的逻辑块,再时间上利用该逻辑块,用多个时钟周期完成相同的功能。
速度换面积。
如要完成
out=a0b0+a1b1+a2b2+a3b3;
正常写法和并行写法看文章
fpga的流水线设计(Pipeline Design)、并行处理
串行化

module head(
input clk,
input start,
input [7:0] a [2:0],
in
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